JPH0329354A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0329354A JPH0329354A JP1163541A JP16354189A JPH0329354A JP H0329354 A JPH0329354 A JP H0329354A JP 1163541 A JP1163541 A JP 1163541A JP 16354189 A JP16354189 A JP 16354189A JP H0329354 A JPH0329354 A JP H0329354A
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- Japan
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- package
- semiconductor device
- lead
- semiconductor
- semiconductor elements
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の構造に関するものである。
如８図は例としてスモールアウトラインパッケージ型（
ｓｏｐ型）と呼ばれる従来の半導体装置の構造を表わし
た斜視図である。図において、（１）は半導体素子、（
２）はリードフレーム、（３）は半導体素子（１）を搭
載するためのリードフレーム（２）のグイパッド部、（
４）は半導体素子（１）とグイパッド部（３）を接着す
るためのろう材、（５）はリードフレーム（２）のリー
ドで、半導体素子（１）に近い側の部分（６）をインナ
ーリードと呼び、パッケージから出ている部分をアウタ
ーリード（７）と呼ぶ。（３）は半導体素子（１）上の
電極（図示せず）とインナーリード（６）を電気的に接
続するための金属細線で、インナーリード（６）におい
て金属細線（８）と接合される部分には、接続が確実に
行われるように銀めっき等のめっきが施されている。（
９）は半導体素子（１）、リードフレーム（２）、金属
細線（８）、インナーリード（６冫等を封止し、かつ外
力より保設するためにパッケージを形成しているモール
ド樹脂である。ここではＳ０Ｐ型、すなわち、パッケー
ジの側面から出たアウターリード（７）がパッケージの
底面と平行に、かつ、底面とほぼ同一面上にあるように
曲げ成型されたタイプの半導体装置で説明したが、他の
型の半導体装置、例えばデュアルインラインパッケージ
型（ＤＩＰ型＝アウターリード（７）が真すぐ下方に曲
げ成型されているタイプ）等他のタイプの半導体装置で
もモールド樹脂（９）の中の構造は同一である。
ｓｏｐ型）と呼ばれる従来の半導体装置の構造を表わし
た斜視図である。図において、（１）は半導体素子、（
２）はリードフレーム、（３）は半導体素子（１）を搭
載するためのリードフレーム（２）のグイパッド部、（
４）は半導体素子（１）とグイパッド部（３）を接着す
るためのろう材、（５）はリードフレーム（２）のリー
ドで、半導体素子（１）に近い側の部分（６）をインナ
ーリードと呼び、パッケージから出ている部分をアウタ
ーリード（７）と呼ぶ。（３）は半導体素子（１）上の
電極（図示せず）とインナーリード（６）を電気的に接
続するための金属細線で、インナーリード（６）におい
て金属細線（８）と接合される部分には、接続が確実に
行われるように銀めっき等のめっきが施されている。（
９）は半導体素子（１）、リードフレーム（２）、金属
細線（８）、インナーリード（６冫等を封止し、かつ外
力より保設するためにパッケージを形成しているモール
ド樹脂である。ここではＳ０Ｐ型、すなわち、パッケー
ジの側面から出たアウターリード（７）がパッケージの
底面と平行に、かつ、底面とほぼ同一面上にあるように
曲げ成型されたタイプの半導体装置で説明したが、他の
型の半導体装置、例えばデュアルインラインパッケージ
型（ＤＩＰ型＝アウターリード（７）が真すぐ下方に曲
げ成型されているタイプ）等他のタイプの半導体装置で
もモールド樹脂（９）の中の構造は同一である。
次に動作について説明する。上記のように形成された半
導体装置は第９図に示すように実装される。図において
、θＱはプリント基板、Ｑυはランドで、このランドα
υはプリント基板ＯＬＪの表面に形成された配線パター
ン（図示せず）によって他の装置（図示せず）等に接続
されている。ｑ４ははんだである。このプリント基板Ｑ
Ｏに前記半導体装置を実装するには第１０図の様に、半
導体装置のリード（７）をプリント基板（１０の上方か
らランドａυの位置に合わせて置き、リード（７）とラ
ンドαＤの間にはんだを供給することによって行なわれ
、半導体装置はプリント基板αＱに実装されることにな
る。
導体装置は第９図に示すように実装される。図において
、θＱはプリント基板、Ｑυはランドで、このランドα
υはプリント基板ＯＬＪの表面に形成された配線パター
ン（図示せず）によって他の装置（図示せず）等に接続
されている。ｑ４ははんだである。このプリント基板Ｑ
Ｏに前記半導体装置を実装するには第１０図の様に、半
導体装置のリード（７）をプリント基板（１０の上方か
らランドａυの位置に合わせて置き、リード（７）とラ
ンドαＤの間にはんだを供給することによって行なわれ
、半導体装置はプリント基板αＱに実装されることにな
る。
従来の半導体装置は以上のように構成さ（Ｌていたので
、半導体装置の実装密度を増やそうとするとプリント基
板に搭載する半導体装置の数を増やさねばならず、同一
面積のプリント基板で実装密度を増大させることができ
ないという問題点があった。
、半導体装置の実装密度を増やそうとするとプリント基
板に搭載する半導体装置の数を増やさねばならず、同一
面積のプリント基板で実装密度を増大させることができ
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、同一面積のプリント基板上での実装密度が増
大できる半導体装置を得ることを目的とする。
たもので、同一面積のプリント基板上での実装密度が増
大できる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、同一パッケージ内に複数
の半導体素子を搭載し、複数のリードフレームを搭載す
るとともに、インナーリード（６）を曲げ成型したもの
である。
の半導体素子を搭載し、複数のリードフレームを搭載す
るとともに、インナーリード（６）を曲げ成型したもの
である。
この発明における同一パッケージ内への複数の半導体素
子の搭載は、同一面積のプリント裁板上に搭載される半
導体素子の数を増し、プリント基板上での実装密度の増
大を可能とする。
子の搭載は、同一面積のプリント裁板上に搭載される半
導体素子の数を増し、プリント基板上での実装密度の増
大を可能とする。
以下、この発明の一実施例を図について説明する。第１
図において、（１）は半導体素子、（２）は半導体素子
（１）を搭載するための上下２枚のリードフレーム、（
３）は半導体素子（１）を搭載するグイパッド部で、２
個の半導体素子（１）は上下２枚のリードフレーム（２
）のグイパッド部（３）に１個ずつパッケージの底面側
と上面側に搭載してある。（６）はインナーリードで、
半導体素子（１冫との接続がし易いように接続する半導
体素子（１）側に交互に上下方向に曲げ成型されている
。（８）は金蝙細線で、半導体素子（１）の電極（図示
せず）とインナーリード（６）を電気的に接続している
。（９）Ｉよモールド樹脂で、半導体素子（１）、リー
ドフレーム（２）、インナーリード（６冫、金属細線（
８）等を外部から保護するためのパッケージを形威して
いる。＠２図は偏１図の１−１における断面図、第３図
はこの半導体装置を作製する際の製造工程を示した斜視
図で、２枚のリードフレーム（２）のリード（５）が、
互いに相手のリードフレーム（２）のリード（５）とリ
ード（５）の間に入るようにしながら、２枚のリードフ
レーム（２）を重ね合せて作製するものである。なお、
インナーリード（６ノは同一リードフレーム（２）では
同一方向（パッケーシノ底面側か上面側のどちらか）に
接続する半導体素子（１）側に曲げ成型してある。
図において、（１）は半導体素子、（２）は半導体素子
（１）を搭載するための上下２枚のリードフレーム、（
３）は半導体素子（１）を搭載するグイパッド部で、２
個の半導体素子（１）は上下２枚のリードフレーム（２
）のグイパッド部（３）に１個ずつパッケージの底面側
と上面側に搭載してある。（６）はインナーリードで、
半導体素子（１冫との接続がし易いように接続する半導
体素子（１）側に交互に上下方向に曲げ成型されている
。（８）は金蝙細線で、半導体素子（１）の電極（図示
せず）とインナーリード（６）を電気的に接続している
。（９）Ｉよモールド樹脂で、半導体素子（１）、リー
ドフレーム（２）、インナーリード（６冫、金属細線（
８）等を外部から保護するためのパッケージを形威して
いる。＠２図は偏１図の１−１における断面図、第３図
はこの半導体装置を作製する際の製造工程を示した斜視
図で、２枚のリードフレーム（２）のリード（５）が、
互いに相手のリードフレーム（２）のリード（５）とリ
ード（５）の間に入るようにしながら、２枚のリードフ
レーム（２）を重ね合せて作製するものである。なお、
インナーリード（６ノは同一リードフレーム（２）では
同一方向（パッケーシノ底面側か上面側のどちらか）に
接続する半導体素子（１）側に曲げ成型してある。
次に動作について説明する。鉛１図および罷２図に示し
たように１つのパッケージ内に２枚のリードフレーム（
２）を搭載し、それぞれのリードフレーム（２）のグイ
パッド部（３）に１個ずつの半導体素子（１）をその表
面が互いにパッケージの外側に向くように搭載すること
により、この半導体猿置の機能又は容量が２倍になる。
たように１つのパッケージ内に２枚のリードフレーム（
２）を搭載し、それぞれのリードフレーム（２）のグイ
パッド部（３）に１個ずつの半導体素子（１）をその表
面が互いにパッケージの外側に向くように搭載すること
により、この半導体猿置の機能又は容量が２倍になる。
これをプリント基板（１０に実装することにより、プリ
ント基板ａＱ上での実公密度が２倍になる。プリント基
板＜１０への実装方法は罰記従来のものと同じである。
ント基板ａＱ上での実公密度が２倍になる。プリント基
板＜１０への実装方法は罰記従来のものと同じである。
次に他の実施例について説明する。
亀４図は２個の半導体素子（１）の搭載方向を逆にした
半導体装置で、半導体素子の表面をそれぞれ内側にして
搭載している。
半導体装置で、半導体素子の表面をそれぞれ内側にして
搭載している。
第５図は同一パッケージ内に２枚のリードフレーム（２
冫を含み、インナーリード（６）を曲げ成型せず真すぐ
のままで２個の半導体素子（１）の電極（図示せず）と
金属細線（３）で接続していることを特徴とした半導体
装置である。
冫を含み、インナーリード（６）を曲げ成型せず真すぐ
のままで２個の半導体素子（１）の電極（図示せず）と
金属細線（３）で接続していることを特徴とした半導体
装置である。
第６図はインナーリード（６）が２股に枝分かれしてい
て、それぞれのインナーリード（６）と２個の半導体素
子（１）の電極（図示せず）とを金属細線（８）で接続
している半導体装置である。
て、それぞれのインナーリード（６）と２個の半導体素
子（１）の電極（図示せず）とを金属細線（８）で接続
している半導体装置である。
第７図は同一パッケージ内に１枚のリードフレーム（２
）を含み、同一リードフレーム（２）のインナーリード
（６冫を交互に上下方向に曲げ成型した半導体装置であ
る。
）を含み、同一リードフレーム（２）のインナーリード
（６冫を交互に上下方向に曲げ成型した半導体装置であ
る。
以上のようにこの発明によれば、同一パッケージ内に複
数の半導体素子を搭載するようにしたので、１個の半導
体装置の機能又は容量が増大し、同一面積のプリント基
板上での実装密度を増大させることができる効果がある
。
数の半導体素子を搭載するようにしたので、１個の半導
体装置の機能又は容量が増大し、同一面積のプリント基
板上での実装密度を増大させることができる効果がある
。
第１図はこの発明の一実施例を示すＳＯＰ型半導体装置
の部分断面斜視図、第２図は第１図のＩ一口線における
断面図、鉛３図は第１図の半導体装置を作製する際の製
造工程図、第４図〜第７図はこの発明の他の実施例を示
したもので、第４図は半導体素子（１）の搭載する向き
が違う場合の半導体装置の断面図、第５図はインナーリ
ード（６冫が真すぐの場合の半導体装置の断面図、第６
図はインナーリード（６）が２股に枝分かれしている場
合の半導体装置の断面図、謁７図（ａ） （ｂ）はリー
ドフレーム（２）が１枚だけ搭載されていて、かつ、イ
ンナーリード（６ノが交互に曲げ成型された場合の半導
体装置の断面図及び側面図、袖８図は従来のＳｏＰ型半
導体装置の構造を示した部分断面斜視図、朶９図はプリ
ント基板ＱＣ）に実装されたときのアウターリード（７
）部分拡大図、第１０図は半導体装置の搭載方法を示し
た説明図である。 図中、（１）は半導体素子、（２）はリードフレーム、
（３）はダイバッド部、（４）はろう材、（５）はリー
ド、（６）はインナーリード、（７）はアウターリード
、（３）は金属細線、（９）はモールド樹脂である。 なお、図中、同一符号は同一、又は相当部分を示す。
の部分断面斜視図、第２図は第１図のＩ一口線における
断面図、鉛３図は第１図の半導体装置を作製する際の製
造工程図、第４図〜第７図はこの発明の他の実施例を示
したもので、第４図は半導体素子（１）の搭載する向き
が違う場合の半導体装置の断面図、第５図はインナーリ
ード（６冫が真すぐの場合の半導体装置の断面図、第６
図はインナーリード（６）が２股に枝分かれしている場
合の半導体装置の断面図、謁７図（ａ） （ｂ）はリー
ドフレーム（２）が１枚だけ搭載されていて、かつ、イ
ンナーリード（６ノが交互に曲げ成型された場合の半導
体装置の断面図及び側面図、袖８図は従来のＳｏＰ型半
導体装置の構造を示した部分断面斜視図、朶９図はプリ
ント基板ＱＣ）に実装されたときのアウターリード（７
）部分拡大図、第１０図は半導体装置の搭載方法を示し
た説明図である。 図中、（１）は半導体素子、（２）はリードフレーム、
（３）はダイバッド部、（４）はろう材、（５）はリー
ド、（６）はインナーリード、（７）はアウターリード
、（３）は金属細線、（９）はモールド樹脂である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）同一パッケージ内に複数の半導体素子を含み、か
つ、少なくとも１対の半導体素子において、各々の半導
体素子の表面がパッケージの表側と裏側又は手前側と向
う側という様に互いに反対側を向いていることを特徴と
する半導体装置。 - （２）同一パッケージ内に複数のリードフレームを含み
、かつ、各リードフレームのリードが少なくとも１ケ所
でパッケージから交互に出ていることを特徴とする半導
体装置。 - （３）同一パッケージ内のリードフレームの半導体素子
側のインナーリード部分が、パッケージの表側と裏側と
いうように反対側に曲げ成型されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163541A JPH0329354A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163541A JPH0329354A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329354A true JPH0329354A (ja) | 1991-02-07 |
Family
ID=15775846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163541A Pending JPH0329354A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329354A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294884A (ja) * | 2006-03-29 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2009064854A (ja) * | 2007-09-05 | 2009-03-26 | Nec Electronics Corp | リードフレーム、半導体装置、及び半導体装置の製造方法 |
| JP2018157162A (ja) * | 2017-03-21 | 2018-10-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1989
- 1989-06-26 JP JP1163541A patent/JPH0329354A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294884A (ja) * | 2006-03-29 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2009064854A (ja) * | 2007-09-05 | 2009-03-26 | Nec Electronics Corp | リードフレーム、半導体装置、及び半導体装置の製造方法 |
| JP2018157162A (ja) * | 2017-03-21 | 2018-10-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US10720381B2 (en) | 2017-03-21 | 2020-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US10796982B2 (en) | 2017-03-21 | 2020-10-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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