JPH03295270A - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JPH03295270A JPH03295270A JP2098103A JP9810390A JPH03295270A JP H03295270 A JPH03295270 A JP H03295270A JP 2098103 A JP2098103 A JP 2098103A JP 9810390 A JP9810390 A JP 9810390A JP H03295270 A JPH03295270 A JP H03295270A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- capacitor
- transistor
- needle
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１トランジスター型ダイナミツクメモリセル
の構造に関する。
の構造に関する。
（従来の技術）
半導体メモリセルの一つのタイプとしてトレンチ型があ
るが、このタイプでは極微細化が困難になって来ている
。又スタック型はトランジスター形成後にキャパシター
を形成するので、絶縁膜に例えば強誘電体あるいは高誘
電率膜を使用するにはプロセス上困難がある。
るが、このタイプでは極微細化が困難になって来ている
。又スタック型はトランジスター形成後にキャパシター
を形成するので、絶縁膜に例えば強誘電体あるいは高誘
電率膜を使用するにはプロセス上困難がある。
（発明が解決しようとする課題）
本発明の目的はスタック型メモリーセルの上記の問題点
を解決した構造を提供することにある。
を解決した構造を提供することにある。
（課題を解決するための手段）
本発明は、導体の針のまわりに絶縁性被膜をかぶせその
上に導体膜をかぶせて外部被覆導体とし、これをキャパ
シターとして内部の導体針をＭＩＳトランジスターのド
レーンに接続し、外部被覆導体をＤＣレベルに接続した
メモリセルを有することを特徴とする記憶素子である。
上に導体膜をかぶせて外部被覆導体とし、これをキャパ
シターとして内部の導体針をＭＩＳトランジスターのド
レーンに接続し、外部被覆導体をＤＣレベルに接続した
メモリセルを有することを特徴とする記憶素子である。
絶縁性被膜として強誘電体膜又は高誘電率膜を用いると
キャパシター容量を増加させることができる。
キャパシター容量を増加させることができる。
（実施例）
第１図に本発明の実施例を示す。
（イ）はメモリセルの構造、（ロ）はその等価回路であ
る。（ロ）の等価回路でＣはキャパシター、ＴはＭＯ８
トランジスターである。Ｘ、 Ｓ、 Ｄはおのおのトラ
ンジスターＴのゲート、ソース、ドレーン電極である。
る。（ロ）の等価回路でＣはキャパシター、ＴはＭＯ８
トランジスターである。Ｘ、 Ｓ、 Ｄはおのおのトラ
ンジスターＴのゲート、ソース、ドレーン電極である。
又ｘ、Ｙ、Ｖｐはおのおのメモリセルのワード線、ビッ
ト線、プレート電圧である。
ト線、プレート電圧である。
次に（イ）の構造について説明しよう。導体針１とその
まわりを被覆する絶縁膜２と、さらにそのまわりの導体
膜３でキャパシターＣが構成される。ここで導体膜３を
プレート電圧Ｖｐに固定し、内部導体針１をＭＯＳトラ
ンジスターのソース４（（ロ）のＳ）に接続する。トラ
ンジスターのゲート電極５はワード線Ｘに、ドレーン６
をビット線Ｙに接続する。
まわりを被覆する絶縁膜２と、さらにそのまわりの導体
膜３でキャパシターＣが構成される。ここで導体膜３を
プレート電圧Ｖｐに固定し、内部導体針１をＭＯＳトラ
ンジスターのソース４（（ロ）のＳ）に接続する。トラ
ンジスターのゲート電極５はワード線Ｘに、ドレーン６
をビット線Ｙに接続する。
第２図に２メモリセルの構造を示す。この図でキャパシ
ターとトランジスターの接続例を示す。
ターとトランジスターの接続例を示す。
（イ）は平面図である。（ロ）が（イ）のＡ−Ａ’の断
面図。メモリセルは図で左右対象になっていて、おのお
のが一ビツトセルになっている。以下左側の一ビツトセ
ルについて説明する。断面図で内部導体針１′、誘電体
膜２′、及びそのまわりの導体３゛がキャパシターを構
成している。トランジスターのソース、ゲート、ドレー
ンはおのおの断面図では４′、５′、６′、平面図では
４′、５”、６”で示す。ドレーン６’（６”）はコン
タクト７′（７′”）でビット線Ｙ’（Ｙ”）につなが
っている。キャパシターの内部導体針１′はソース４′
とコンタクト８″と接続用導体９’（９”）を介して結
合している。
面図。メモリセルは図で左右対象になっていて、おのお
のが一ビツトセルになっている。以下左側の一ビツトセ
ルについて説明する。断面図で内部導体針１′、誘電体
膜２′、及びそのまわりの導体３゛がキャパシターを構
成している。トランジスターのソース、ゲート、ドレー
ンはおのおの断面図では４′、５′、６′、平面図では
４′、５”、６”で示す。ドレーン６’（６”）はコン
タクト７′（７′”）でビット線Ｙ’（Ｙ”）につなが
っている。キャパシターの内部導体針１′はソース４′
とコンタクト８″と接続用導体９’（９”）を介して結
合している。
以上の構造の製法の一例を説明する。トランジスターは
通常のシリコンウェーハープロセスによって作られる。
通常のシリコンウェーハープロセスによって作られる。
特に接続用導体９’（９”）まで作っておく。接続用導
体９′はハンダで形成する。次にキャパシターを別に作
っておく。
体９′はハンダで形成する。次にキャパシターを別に作
っておく。
第３図にキャパシターの製法を示す。一定間隔で切りこ
みのため極めて細いタングステンのワイヤー１″のまわ
りに気相成長法（ＳｉＨ４＋ ０２→５ｉ０２ ＋ Ｈ
２０）で５ｉ０２膜２″を成長し、更にその上にＡ１３
”′を蒸着してキャパシタとする。切りこみの部分にイ
オンビームを照射してワイヤを切断し、一つ一つのキャ
パシタに切りはなす。切りこみと切りこみの間隔を長く
すればキャパシタ容量を簡単に増加させることができる
。次にメモリーセルのピンチに等しくアレイ状にキャパ
シタがおさまる穴があけられた治具２５を用意し、切り
はなしたキャパシタを穴の中に入れ、それをはんだの融
液につけて冷却固化する。次にトランジスタとキャパシ
タを対向させて導体針１′と導体９′を機械的に接着す
る。
みのため極めて細いタングステンのワイヤー１″のまわ
りに気相成長法（ＳｉＨ４＋ ０２→５ｉ０２ ＋ Ｈ
２０）で５ｉ０２膜２″を成長し、更にその上にＡ１３
”′を蒸着してキャパシタとする。切りこみの部分にイ
オンビームを照射してワイヤを切断し、一つ一つのキャ
パシタに切りはなす。切りこみと切りこみの間隔を長く
すればキャパシタ容量を簡単に増加させることができる
。次にメモリーセルのピンチに等しくアレイ状にキャパ
シタがおさまる穴があけられた治具２５を用意し、切り
はなしたキャパシタを穴の中に入れ、それをはんだの融
液につけて冷却固化する。次にトランジスタとキャパシ
タを対向させて導体針１′と導体９′を機械的に接着す
る。
以上実施例では誘電体膜として５ｉ０２膜としたが、本
発明では５ｒＴｉ０２などの強誘電体やＴａ２０５など
の高誘電率の材料を使用することができる。
発明では５ｒＴｉ０２などの強誘電体やＴａ２０５など
の高誘電率の材料を使用することができる。
（発明の効果）
本発明によって１トランジスター型の高密度メモノーセ
ルが可能となった。
ルが可能となった。
第１図はメモリセルの構造を示す図、第２図（イ）、（
ロ）はそれぞれメモリセルの平面図と断面図。第３図（
ａ）、（ｂ）はキャパシターの製造工程を示す図。
ロ）はそれぞれメモリセルの平面図と断面図。第３図（
ａ）、（ｂ）はキャパシターの製造工程を示す図。
Claims (1)
- 【特許請求の範囲】 １、導体の針のまわりに絶縁性被膜をかぶせその上に導
体膜をかぶせて外部被覆導体とし、これをキャパシター
として内部の導体針をＭＩＳトランジスターのドレーン
に接続し、外部被覆導体をＤＣレベルに接続したメモリ
セルを有することを特徴とする記憶素子。 ２、絶縁性被膜として強誘電体膜又は高誘電率膜を用い
た請求項１に記載の記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098103A JPH03295270A (ja) | 1990-04-13 | 1990-04-13 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098103A JPH03295270A (ja) | 1990-04-13 | 1990-04-13 | 記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295270A true JPH03295270A (ja) | 1991-12-26 |
Family
ID=14210995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098103A Pending JPH03295270A (ja) | 1990-04-13 | 1990-04-13 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997015950A1 (en) * | 1995-10-27 | 1997-05-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
-
1990
- 1990-04-13 JP JP2098103A patent/JPH03295270A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997015950A1 (en) * | 1995-10-27 | 1997-05-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6479899B1 (en) | 1995-10-27 | 2002-11-12 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6700152B2 (en) | 1995-10-27 | 2004-03-02 | Hitachi, Ltd. | Dynamic random access memory including a logic circuit and an improved storage capacitor arrangement |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5459344A (en) | Stacked capacitor type semiconductor memory device and manufacturing method thereof | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| JPH0438867A (ja) | 半導体装置の製造方法 | |
| JPH0415629B2 (ja) | ||
| US4980310A (en) | Method of making a trench dram cell | |
| JPH0221653A (ja) | 半導体装置及びその製造方法 | |
| JPS5856267B2 (ja) | 半導体集積回路の製造方法 | |
| JPS62259465A (ja) | 半導体装置 | |
| JPH0654801B2 (ja) | 半導体メモリセルおよびその製造方法 | |
| JPS59188963A (ja) | 半導体装置 | |
| JPS62169475A (ja) | 半導体記憶装置 | |
| JPS63318151A (ja) | Ｄｒａｍメモリセル | |
| JPS63244769A (ja) | 半導体記憶装置 | |
| JPH03116965A (ja) | メモリセル構造 | |
| JPS6237962A (ja) | 半導体メモリ装置 | |
| JPH06252360A (ja) | 半導体装置及びその製造方法 | |
| JPS62298155A (ja) | 半導体メモリセル | |
| JPS6276761A (ja) | 半導体装置 | |
| JPH0622268B2 (ja) | 多層キャパシタの製造方法 | |
| JPH0266967A (ja) | ダイナミックランダムアクセスメモリのセル構造 | |
| JPS63164459A (ja) | 半導体記憶装置 | |
| JPH04167559A (ja) | 半導体記憶装置の製造方法 | |
| JPH0695566B2 (ja) | 半導体メモリセル | |
| JP2004071968A (ja) | 強誘電体不揮発性メモリ、強誘電体不揮発性メモリアレイ、及び強誘電体不揮発性メモリアレイの作製方法 | |
| JPH0191449A (ja) | 半導体メモリ装置 |