JPH0814996B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0814996B2 JPH0814996B2 JP16497089A JP16497089A JPH0814996B2 JP H0814996 B2 JPH0814996 B2 JP H0814996B2 JP 16497089 A JP16497089 A JP 16497089A JP 16497089 A JP16497089 A JP 16497089A JP H0814996 B2 JPH0814996 B2 JP H0814996B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関し、より詳しくは、メ
モリセルの接続される列線の電位の制御方式に関する。
モリセルの接続される列線の電位の制御方式に関する。
（従来の技術） 半導体記憶装置のうち、フローティングゲート構造を
有するMOSトランジスタをメモリセルとして用いたROM
が、例えば特開昭60−136996号公報に記載されている。
このようなROMの一例は、第３図に示される。即ち、複
数の行線11〜1nおよび列線21〜2mが横方向及び縦方向に
配列され、その各交差部にはそれぞれフローティングゲ
ート型MOSトランジスタでなるメモリセル311〜31m,321
〜32m,…がマトリクス状に配列されている。そして、そ
れぞれのメモリセルのゲートはそれぞれ対応する行線11
〜1nに接続され、ドレインは対応する列線21〜2mに接続
され、ソースはアース電位に接続されている。上記メモ
リセルのうちの１つを選択するには、１つの行線および
列線を選択することにより行なわれる。この行線および
列線の選択は、行および列デコーダ4,5で行なわれる。
行デコーダ４には、図示しないCPU等から、行アドレス
データAo〜Aiが供給される。行デコーダ４は、いずれか
が論理「１」であるデコード信号R1〜Rnを出力する。デ
コード信号は行線11〜1nのいずれかに「１」レベルの信
号を発生し、その行線を選択する。一方、列デコーダ５
には列アドレスデータAi+1〜Amが供給される。列デコー
ダ５はいずれかが「１」であるデコード信号C1〜Cmを出
力する。デコード信号C1〜Cmは、列線21〜2mに直列に接
続されているエンハンスメント型MOSトランジスタ61〜6
mのいずれか１つをオン状態にして選択する。トランジ
スタ61〜6mのドレインは共通に接続されて共通接続点Ａ
を構成している。この節点Ａは、負荷用のエンハンスメ
ント型MOSトランジスタ12を介して例えば5Vの電源VCに
接続されている。そのトランジスタ12のゲートは、イン
バータＩの出力節点Ｂに接続されている。このインバー
タＩは、ディプレッション型MOSトランジスタ13とエン
ハンスメント型OSトランジスタ14からなる。インバータ
Ｉの入力端としてのMOSトランジスタ14のゲートは、上
記節点Ａに接続されている。インバータＩの出力端（節
点Ｂ）は、さらに、上記節点Ａとデータセンス節点Ｃと
の間に接続されたエンハンスメント型MOSトランジスタ1
5のゲートに接続されている。上記データセンス節点Ｃ
は、負荷トランジスタ16を介して電源VCに接続されてい
る。トランジスタ16のゲートも電源VCに接続されてい
る。そして上記データセンス節点Ｃにはセンスアンプ17
が接続されている。このセンスアンプ17から前記メモリ
セル311〜3nmに記憶されているデータＤが出力される。
有するMOSトランジスタをメモリセルとして用いたROM
が、例えば特開昭60−136996号公報に記載されている。
このようなROMの一例は、第３図に示される。即ち、複
数の行線11〜1nおよび列線21〜2mが横方向及び縦方向に
配列され、その各交差部にはそれぞれフローティングゲ
ート型MOSトランジスタでなるメモリセル311〜31m,321
〜32m,…がマトリクス状に配列されている。そして、そ
れぞれのメモリセルのゲートはそれぞれ対応する行線11
〜1nに接続され、ドレインは対応する列線21〜2mに接続
され、ソースはアース電位に接続されている。上記メモ
リセルのうちの１つを選択するには、１つの行線および
列線を選択することにより行なわれる。この行線および
列線の選択は、行および列デコーダ4,5で行なわれる。
行デコーダ４には、図示しないCPU等から、行アドレス
データAo〜Aiが供給される。行デコーダ４は、いずれか
が論理「１」であるデコード信号R1〜Rnを出力する。デ
コード信号は行線11〜1nのいずれかに「１」レベルの信
号を発生し、その行線を選択する。一方、列デコーダ５
には列アドレスデータAi+1〜Amが供給される。列デコー
ダ５はいずれかが「１」であるデコード信号C1〜Cmを出
力する。デコード信号C1〜Cmは、列線21〜2mに直列に接
続されているエンハンスメント型MOSトランジスタ61〜6
mのいずれか１つをオン状態にして選択する。トランジ
スタ61〜6mのドレインは共通に接続されて共通接続点Ａ
を構成している。この節点Ａは、負荷用のエンハンスメ
ント型MOSトランジスタ12を介して例えば5Vの電源VCに
接続されている。そのトランジスタ12のゲートは、イン
バータＩの出力節点Ｂに接続されている。このインバー
タＩは、ディプレッション型MOSトランジスタ13とエン
ハンスメント型OSトランジスタ14からなる。インバータ
Ｉの入力端としてのMOSトランジスタ14のゲートは、上
記節点Ａに接続されている。インバータＩの出力端（節
点Ｂ）は、さらに、上記節点Ａとデータセンス節点Ｃと
の間に接続されたエンハンスメント型MOSトランジスタ1
5のゲートに接続されている。上記データセンス節点Ｃ
は、負荷トランジスタ16を介して電源VCに接続されてい
る。トランジスタ16のゲートも電源VCに接続されてい
る。そして上記データセンス節点Ｃにはセンスアンプ17
が接続されている。このセンスアンプ17から前記メモリ
セル311〜3nmに記憶されているデータＤが出力される。
この様に構成された半導体記憶装置において、行およ
び列デコーダ4,5によりたとえばそれぞれ１つの行線お
よび列線が選択され、それらの交点に位置する１つのメ
モリセル、例えば311が選択される。選択されたメモリ
セル311が、フローティングゲートに電子が注入されて
いない、しきい値電圧が低い状態にある場合、このメモ
リセル311はオン状態となり、このメモリセル311を介し
て列線21が放電され、この後「０」レベルのデータＤが
センスアンプ17から出力される。また、このメモリセル
311は、フローティングゲートに予め電子が注入され、
しきい値電圧が上昇しており、選択されてもオンしない
場合には、負荷トランジスタ12,16により列線21が充電
され、「１」レベルがセンスアンプ17により読み出され
る。
び列デコーダ4,5によりたとえばそれぞれ１つの行線お
よび列線が選択され、それらの交点に位置する１つのメ
モリセル、例えば311が選択される。選択されたメモリ
セル311が、フローティングゲートに電子が注入されて
いない、しきい値電圧が低い状態にある場合、このメモ
リセル311はオン状態となり、このメモリセル311を介し
て列線21が放電され、この後「０」レベルのデータＤが
センスアンプ17から出力される。また、このメモリセル
311は、フローティングゲートに予め電子が注入され、
しきい値電圧が上昇しており、選択されてもオンしない
場合には、負荷トランジスタ12,16により列線21が充電
され、「１」レベルがセンスアンプ17により読み出され
る。
（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置には、
「０」データの読み出しの速度が遅いという欠点があ
る。以下に、このことを各素子の動作との関係で詳細に
説明する。
「０」データの読み出しの速度が遅いという欠点があ
る。以下に、このことを各素子の動作との関係で詳細に
説明する。
先ず、行デコーダ４及び列デコーダ５からの出力によ
り、例えば、メモリセル311が選択されたとする。この
メモリセル311が「０」を記憶していて、オンするとす
る。これにより、列線21がメモリセル311を介して放電
され、Ａ点の電位が下がる。Ａ点の電位低下によってイ
ンバータＩの出力端のＢ点の電位が上昇する。このＢ点
の電位上昇により、トランジスタ15の導通抵抗が下が
る。このため、トランジスタ15を介して、Ｃ点の電位が
Ａ点の電位に近づく。このＣ点の電位低下がセンスアン
プで検出される。つまり、メモリセル311の記憶データ
を「０」と判定し、データＤを「０」として出力する。
り、例えば、メモリセル311が選択されたとする。この
メモリセル311が「０」を記憶していて、オンするとす
る。これにより、列線21がメモリセル311を介して放電
され、Ａ点の電位が下がる。Ａ点の電位低下によってイ
ンバータＩの出力端のＢ点の電位が上昇する。このＢ点
の電位上昇により、トランジスタ15の導通抵抗が下が
る。このため、トランジスタ15を介して、Ｃ点の電位が
Ａ点の電位に近づく。このＣ点の電位低下がセンスアン
プで検出される。つまり、メモリセル311の記憶データ
を「０」と判定し、データＤを「０」として出力する。
次に、メモリセル321が選択され、このメモリセル321
が「１」を記憶していて、その選択によってもオフ状態
にあるとする。この場合には、列線21は、充填される。
この充電はトランジスタ12,16により行なわれる。充電
の初めにあっては、インバータＩの出力は「１」レベル
にある。このため、充電の当初は、トランジスタ12,16
により、充電が行われる。これにより、節点Ａの電位が
急速に上昇する。インバータＩの出力電位が節点Ａの電
位上昇に伴って「０」レベル方向に低下する。これによ
り、トランジスタ12,15はオフする。トランジスタ15の
オフにより、節点Ｃがトランジスタ16を介して充電され
る。この節点Ｃは「１」レベルに上昇する。この「１」
レベルがセンスアンプ17によりデータＤ「１」として読
み出される。
が「１」を記憶していて、その選択によってもオフ状態
にあるとする。この場合には、列線21は、充填される。
この充電はトランジスタ12,16により行なわれる。充電
の初めにあっては、インバータＩの出力は「１」レベル
にある。このため、充電の当初は、トランジスタ12,16
により、充電が行われる。これにより、節点Ａの電位が
急速に上昇する。インバータＩの出力電位が節点Ａの電
位上昇に伴って「０」レベル方向に低下する。これによ
り、トランジスタ12,15はオフする。トランジスタ15の
オフにより、節点Ｃがトランジスタ16を介して充電され
る。この節点Ｃは「１」レベルに上昇する。この「１」
レベルがセンスアンプ17によりデータＤ「１」として読
み出される。
このようにして、列線21（節点Ａ）が充電されるが、
入力に対するインバータＩの出力の応答速度の分だけ、
トランジスタ12,15が余分にオンし、過充電される。す
なわち、トランジスタ12,15のソース側電位（節点Ａの
電位）はそのゲート電位からしきい値電圧を引いた値に
安定する。しかるにこの場合、インバータＩの応答速度
による遅延時間のため、節点Ａの電位はトランジスタ1
2,15のゲート電位からそれぞれのしきい値電圧を引いた
値よりも高い電位になってしまう。
入力に対するインバータＩの出力の応答速度の分だけ、
トランジスタ12,15が余分にオンし、過充電される。す
なわち、トランジスタ12,15のソース側電位（節点Ａの
電位）はそのゲート電位からしきい値電圧を引いた値に
安定する。しかるにこの場合、インバータＩの応答速度
による遅延時間のため、節点Ａの電位はトランジスタ1
2,15のゲート電位からそれぞれのしきい値電圧を引いた
値よりも高い電位になってしまう。
以上のことがらを、第４図及び第５図を参照して、さ
らに詳しく説明する。即ち、先述した如く、Ａ点が充電
される時、エンハンスメント型トランジスタ12,15のし
きい値電位をVthとすればＢ点の電位が、Ａ点の電位と
トランジスタ12,15のしきい値電圧Vthの和になった時ト
ランジスタ15,12はオフする。トランジスタ15,12がオフ
すれば、Ａ点は充電される経路がなくなり、これ以上の
電位上昇はない。これがＡ点及びＢ点の電位のDC的安定
充電電位（臨界的な電位）であり、これを第４図に示
す。ところが、実際には、インバータＩの動作遅延のた
めに、Ａ点の電位変化に対するＢ点の追従性に遅れが生
じ、第４図の安定点からずれて、トランジスタ15,12は
オフする。これを第５図に示す。一般に、Ａ点の電位の
上昇によりＢ点の電位は下がる。つまり、DC的には、Ａ
点の電位に対して、Ｂ点の電位が決まる。ところが、第
５図のように、AC的に列線が充電しつつある時は、イン
バータＩのＢ点に対する駆動能力により、Ｂ点の電位
は、DC的に、Ａ点の電位で決まるＢ点の電位よりも遅れ
て変化する。例えばＡ点の電位が、時刻t0のときにＸ
（Ｖ）で、時刻t1のときにＸ＋α（Ｖ）に変化したとす
る。このとき時刻t1でのＢ点の電位は、時刻t1でのＡ点
の電位に対してDC的に決まる電位ではない。Ｂ点に存す
る負荷容量及びトランジスタの応答性等のため応答速度
が遅れる。このため、時刻t1のＢ点の電位は、例えば時
刻t0のＡ点の電位に対するDC的な安定電位に対応する。
例えば、第５図の時刻t1において、Ｂ点の電位は、「Ａ
点の電位＋Vth」になっているとする。しかし、この時
刻t1におけるＢ点の電位は、時刻t0におけるＡ点の電位
に対するDC的な安定電位である。このため、Ａ点は充電
されすぎることになる。すなわち、時刻t1において、ト
ランジスタ12及び15がオフしてＡ点の充電が止まったと
する。しかし、この時刻t1のＡ点の電位に対するDC的な
Ｂ点の電位の安定点は時遅t2に現れることになる。その
ため、時刻t2以後のＡ点とＢ点の電位関係は、第４図の
DC的なトランジスタ15がオフするのに必要な、臨界的な
最小の電位関係からずれることになる。データ「０」を
読み出す場合Ａ点側を放電しても、トランジスタ15がオ
ンしない限りＣ点の電位は下がらず、センスアンプは新
しいデータを検出できない。すなわち、Ａ点とＢ点の電
位の関係が、第４図に示すような関係となるように充電
が止まれば、Ａ点のわずかな放電でトランジスタ15はオ
ンし、Ｃ点の電位も速やかに放電される。ところが、Ｂ
点の電位とＡ点の電位の関係が第５図の時刻t2以後のよ
うになると、メモリセルはＡ点及び列線の大きな容量
を、トランジスタ15がオンするまで、放電しなければな
らない。つまり、第５図の時刻t2以後の関係から第４図
の関係となるまでＡ点の電位を放電する時間は、第４図
の関係で充電が止まった時に比べて無駄な時間となる。
また、Ａ点及び列線には大きな負荷容量が存在するた
め、第４図の関係から、ずれればずれるほど、より多く
の電荷をメモリセルで放電しなければならないため、放
電時間が、より長く必要となる。これらの理由により、
特に列線を放電する時の読み出し速度が遅くなるという
欠点がある。このため、従来は、インバータＩの応答性
を速くするため、インバータＩの電流駆動能力を大きく
していた。しかし、このようにすると、新たにインバー
タＩでの消費電力が大きくなるという欠点が生じる。
らに詳しく説明する。即ち、先述した如く、Ａ点が充電
される時、エンハンスメント型トランジスタ12,15のし
きい値電位をVthとすればＢ点の電位が、Ａ点の電位と
トランジスタ12,15のしきい値電圧Vthの和になった時ト
ランジスタ15,12はオフする。トランジスタ15,12がオフ
すれば、Ａ点は充電される経路がなくなり、これ以上の
電位上昇はない。これがＡ点及びＢ点の電位のDC的安定
充電電位（臨界的な電位）であり、これを第４図に示
す。ところが、実際には、インバータＩの動作遅延のた
めに、Ａ点の電位変化に対するＢ点の追従性に遅れが生
じ、第４図の安定点からずれて、トランジスタ15,12は
オフする。これを第５図に示す。一般に、Ａ点の電位の
上昇によりＢ点の電位は下がる。つまり、DC的には、Ａ
点の電位に対して、Ｂ点の電位が決まる。ところが、第
５図のように、AC的に列線が充電しつつある時は、イン
バータＩのＢ点に対する駆動能力により、Ｂ点の電位
は、DC的に、Ａ点の電位で決まるＢ点の電位よりも遅れ
て変化する。例えばＡ点の電位が、時刻t0のときにＸ
（Ｖ）で、時刻t1のときにＸ＋α（Ｖ）に変化したとす
る。このとき時刻t1でのＢ点の電位は、時刻t1でのＡ点
の電位に対してDC的に決まる電位ではない。Ｂ点に存す
る負荷容量及びトランジスタの応答性等のため応答速度
が遅れる。このため、時刻t1のＢ点の電位は、例えば時
刻t0のＡ点の電位に対するDC的な安定電位に対応する。
例えば、第５図の時刻t1において、Ｂ点の電位は、「Ａ
点の電位＋Vth」になっているとする。しかし、この時
刻t1におけるＢ点の電位は、時刻t0におけるＡ点の電位
に対するDC的な安定電位である。このため、Ａ点は充電
されすぎることになる。すなわち、時刻t1において、ト
ランジスタ12及び15がオフしてＡ点の充電が止まったと
する。しかし、この時刻t1のＡ点の電位に対するDC的な
Ｂ点の電位の安定点は時遅t2に現れることになる。その
ため、時刻t2以後のＡ点とＢ点の電位関係は、第４図の
DC的なトランジスタ15がオフするのに必要な、臨界的な
最小の電位関係からずれることになる。データ「０」を
読み出す場合Ａ点側を放電しても、トランジスタ15がオ
ンしない限りＣ点の電位は下がらず、センスアンプは新
しいデータを検出できない。すなわち、Ａ点とＢ点の電
位の関係が、第４図に示すような関係となるように充電
が止まれば、Ａ点のわずかな放電でトランジスタ15はオ
ンし、Ｃ点の電位も速やかに放電される。ところが、Ｂ
点の電位とＡ点の電位の関係が第５図の時刻t2以後のよ
うになると、メモリセルはＡ点及び列線の大きな容量
を、トランジスタ15がオンするまで、放電しなければな
らない。つまり、第５図の時刻t2以後の関係から第４図
の関係となるまでＡ点の電位を放電する時間は、第４図
の関係で充電が止まった時に比べて無駄な時間となる。
また、Ａ点及び列線には大きな負荷容量が存在するた
め、第４図の関係から、ずれればずれるほど、より多く
の電荷をメモリセルで放電しなければならないため、放
電時間が、より長く必要となる。これらの理由により、
特に列線を放電する時の読み出し速度が遅くなるという
欠点がある。このため、従来は、インバータＩの応答性
を速くするため、インバータＩの電流駆動能力を大きく
していた。しかし、このようにすると、新たにインバー
タＩでの消費電力が大きくなるという欠点が生じる。
本発明は、上記に鑑みてなされたもので、その目的
は、消費電力の増加を抑えつつ、読み出し速度を向上さ
せ得る半導体記憶装置を提供することにある。
は、消費電力の増加を抑えつつ、読み出し速度を向上さ
せ得る半導体記憶装置を提供することにある。
（発明の構成〕 （課題を解決するための手段） 本発明の第１の半導体記憶装置は、行線と、この行線
により選択的に駆動されるメモリセルと、このメモリセ
ルに接続される列線と、この列線に第１のトランジスタ
のソース・ドレイン電流路を介して接続される負荷トラ
ンジスタと、入力が前記列線に接続され出力が前記第１
のトランジスタのゲートに接続された、前記列線の電位
に応じて前記第１のトランジスタのゲート電位を制御す
るためのインバータ回路と、前記列線の電位が所定の電
位以上の時、前記列線の電位を所定の電位まで放電する
放電手段とを具備し、前記放電手段は、前記列線にドレ
インとゲートとが接続された第２のトランジスタと、電
源電位と基準電位との間に直列に接続された第３及び第
４のトランジスタとを有し、前記第２のトランジスタの
ソースを前記第３のトランジスタと第４のトランジスタ
との接続点に接続するとともに、前記第３のトランジス
タのゲートを前記第１のトランジスタのゲートに接続
し、前記第２のトランジスタのしきい値電圧をほぼ0Vに
設定し、前記第１のトランジスタのしきい値電圧と前記
第３のトランジスタのしきい値電圧をほぼ等しく設定し
た構成とし、前記列線の電位が前記所定の電位以上の
時、前記列線の電位を前記第２のトランジスタと前記第
４のトランジスタとを通して前記基準電位へ放電するよ
うにしたものとして構成される。
により選択的に駆動されるメモリセルと、このメモリセ
ルに接続される列線と、この列線に第１のトランジスタ
のソース・ドレイン電流路を介して接続される負荷トラ
ンジスタと、入力が前記列線に接続され出力が前記第１
のトランジスタのゲートに接続された、前記列線の電位
に応じて前記第１のトランジスタのゲート電位を制御す
るためのインバータ回路と、前記列線の電位が所定の電
位以上の時、前記列線の電位を所定の電位まで放電する
放電手段とを具備し、前記放電手段は、前記列線にドレ
インとゲートとが接続された第２のトランジスタと、電
源電位と基準電位との間に直列に接続された第３及び第
４のトランジスタとを有し、前記第２のトランジスタの
ソースを前記第３のトランジスタと第４のトランジスタ
との接続点に接続するとともに、前記第３のトランジス
タのゲートを前記第１のトランジスタのゲートに接続
し、前記第２のトランジスタのしきい値電圧をほぼ0Vに
設定し、前記第１のトランジスタのしきい値電圧と前記
第３のトランジスタのしきい値電圧をほぼ等しく設定し
た構成とし、前記列線の電位が前記所定の電位以上の
時、前記列線の電位を前記第２のトランジスタと前記第
４のトランジスタとを通して前記基準電位へ放電するよ
うにしたものとして構成される。
本発明の第２の半導体記憶装置は、行線と、この行線
により選択的に駆動されるメモリセルと、このメモリセ
ルに接続される列線と、この列線に第１のトランジスタ
のソース・ドレイン電流路を介して接続される負荷トラ
ンジスタと、入力が前記列線に接続され出力が前記第１
のトランジスタのゲートに接続された、前記列線の電位
に応じて前記第１のトランジスタのゲート電位を制御す
るためのインバータ回路と、前記列線の電位が所定の電
位以上の時、前記列線の電位を所定の電位まで放電する
放電手段とを具備し、前記放電手段は、前記列線にドレ
インとゲートとが接続され前記インバータ回路の出力に
ソースが接続された第５のトランジスタを有し、前記第
１のトランジスタのしきい値電圧と前記第５のトランジ
スタのしきい値電圧をほぼ0Vに設定し、前記列線の電位
が前記所定の電位以上の時、前記列線の電位を前記第５
のトランジスタを通して前記インバータ回路の出力へ放
電するようにしたものとして構成される。
により選択的に駆動されるメモリセルと、このメモリセ
ルに接続される列線と、この列線に第１のトランジスタ
のソース・ドレイン電流路を介して接続される負荷トラ
ンジスタと、入力が前記列線に接続され出力が前記第１
のトランジスタのゲートに接続された、前記列線の電位
に応じて前記第１のトランジスタのゲート電位を制御す
るためのインバータ回路と、前記列線の電位が所定の電
位以上の時、前記列線の電位を所定の電位まで放電する
放電手段とを具備し、前記放電手段は、前記列線にドレ
インとゲートとが接続され前記インバータ回路の出力に
ソースが接続された第５のトランジスタを有し、前記第
１のトランジスタのしきい値電圧と前記第５のトランジ
スタのしきい値電圧をほぼ0Vに設定し、前記列線の電位
が前記所定の電位以上の時、前記列線の電位を前記第５
のトランジスタを通して前記インバータ回路の出力へ放
電するようにしたものとして構成される。
（作 用） 列線が負荷トランジスタ及び第１トランジスタを介し
て充電されて、第１トランジスタのソース、すなわち列
線の電位が、ゲートの電位としきい値電圧と加えた臨界
電位よりも高い過充電状態になると、列線電荷は放電さ
れ、列線電位が臨界電位に低下し、安定する。上記放電
は、第１の発明においては第２のトランジスタを介して
行われ、第２の発明においては第５のトランジスタを介
して行われる。
て充電されて、第１トランジスタのソース、すなわち列
線の電位が、ゲートの電位としきい値電圧と加えた臨界
電位よりも高い過充電状態になると、列線電荷は放電さ
れ、列線電位が臨界電位に低下し、安定する。上記放電
は、第１の発明においては第２のトランジスタを介して
行われ、第２の発明においては第５のトランジスタを介
して行われる。
（実施例） 第１図は本発明の一実施例を示す。同図において第３
図と同等の構成要素には同一の符号を付している。第１
図が第３図と異なる点は、第３図に示したトランジスタ
12〜16からなる回路11に対応する回路11Aの構成にあ
る。その回路11Aは、以下のように構成される。即ち、
その回路11Aは、電源VCにドレイン及びゲートが接続さ
れた負荷トランジスタ16を備える。このトランジスタ16
のソースはセンスアンプ17とトランジスタ（第１トラン
ジスタ）15のドレインとに接続されている。そのトラン
ジスタ15のソースには列線の共通接続節点Ａが接続され
ている。そのトランジスタ15のソース（節点Ａ）は、し
きい値電圧がほぼ0Vのトランジスタ（第２トランジス
タ）23のドレインとゲートに接続されている。そのトラ
ンジスタ23のソース（節点N1）は、電源VCとアースとの
間に直列に接続された２つのトランジスタ（第３、第４
トランジスタ）21,22の接続点に接続されている。トラ
ンジスタ22はトランジスタ21に比べて電流駆動能力が十
分小さく設定される。トランジスタ22としては、ディプ
レッション型のものを用いることもできる。この時は、
ゲートもアース電位に接続した方がよい。トランジスタ
22のゲートには電源VCが接続されている。トランジスタ
21のゲートはトランジスタ15のゲートに接続されてい
る。トランジスタ15のソースとゲートとの間には、イン
バータＩが接続されている。このインバータＩとして
は、例えば、第３図のインバータＩのようなものを用い
てもよいし、第２図で説明するトランジスタ24,25のよ
うに構成されたものを用いたもよい。あるいはＰチャン
ネルトランジスタとＮチャンネルトランジスタからなる
CMOSインバータでもよい。
図と同等の構成要素には同一の符号を付している。第１
図が第３図と異なる点は、第３図に示したトランジスタ
12〜16からなる回路11に対応する回路11Aの構成にあ
る。その回路11Aは、以下のように構成される。即ち、
その回路11Aは、電源VCにドレイン及びゲートが接続さ
れた負荷トランジスタ16を備える。このトランジスタ16
のソースはセンスアンプ17とトランジスタ（第１トラン
ジスタ）15のドレインとに接続されている。そのトラン
ジスタ15のソースには列線の共通接続節点Ａが接続され
ている。そのトランジスタ15のソース（節点Ａ）は、し
きい値電圧がほぼ0Vのトランジスタ（第２トランジス
タ）23のドレインとゲートに接続されている。そのトラ
ンジスタ23のソース（節点N1）は、電源VCとアースとの
間に直列に接続された２つのトランジスタ（第３、第４
トランジスタ）21,22の接続点に接続されている。トラ
ンジスタ22はトランジスタ21に比べて電流駆動能力が十
分小さく設定される。トランジスタ22としては、ディプ
レッション型のものを用いることもできる。この時は、
ゲートもアース電位に接続した方がよい。トランジスタ
22のゲートには電源VCが接続されている。トランジスタ
21のゲートはトランジスタ15のゲートに接続されてい
る。トランジスタ15のソースとゲートとの間には、イン
バータＩが接続されている。このインバータＩとして
は、例えば、第３図のインバータＩのようなものを用い
てもよいし、第２図で説明するトランジスタ24,25のよ
うに構成されたものを用いたもよい。あるいはＰチャン
ネルトランジスタとＮチャンネルトランジスタからなる
CMOSインバータでもよい。
上記節点N1の電位はトラジスタ21によって決定され
る。即ち、節点N1の電位は、Ｂ点の電位からトラジスタ
21のしきい値電圧を引いた値に決定される。また、トラ
ンジスタ23のしきい値電圧は0Vである。よって、トラジ
スタ21によって決められる節点N1の電位がＡ点の電位よ
りも下がれば、トランジスタ23はオンする。そのオンに
よって、Ａ点の電荷はＢ点に放電される。これにより、
例えば、Ａ点が過充電されても、過充電が解消される。
る。即ち、節点N1の電位は、Ｂ点の電位からトラジスタ
21のしきい値電圧を引いた値に決定される。また、トラ
ンジスタ23のしきい値電圧は0Vである。よって、トラジ
スタ21によって決められる節点N1の電位がＡ点の電位よ
りも下がれば、トランジスタ23はオンする。そのオンに
よって、Ａ点の電荷はＢ点に放電される。これにより、
例えば、Ａ点が過充電されても、過充電が解消される。
回路11Aの動作をより詳しく説明する。Ｂ点の電位をV
B、Ａ点の電位をVA及び節点N1の電位をVN1とする。さら
に、トランジスタ15,21のしきい値電圧をVth15,Vth21と
する。VN1＞VAの時とVN1＜VAの時の２つの場合に分けて
考える。
B、Ａ点の電位をVA及び節点N1の電位をVN1とする。さら
に、トランジスタ15,21のしきい値電圧をVth15,Vth21と
する。VN1＞VAの時とVN1＜VAの時の２つの場合に分けて
考える。
（１）VN1＞VAの時 VB−Vth21＝VN1である。今、Vth15＝Vth21とすれば、
VB−Vth15＝VN1となる。VN1＞VAであるから、VB−Vth15
＞VAとなる。これは、Ａ点が放電状態であることを示し
ている。
VB−Vth15＝VN1となる。VN1＞VAであるから、VB−Vth15
＞VAとなる。これは、Ａ点が放電状態であることを示し
ている。
（２）VN1＜VAの時 先述のように、VB−Vth15＝VN1であるから、VB−V
th15＜VAとなる。つまり、Ａ点が過充電である状態を示
している。しかしながら、Ａ点の電荷は、トランジスタ
23を介して、VA＝VN1となるまで、放電され、その状態
に落ちつく。即ち、VB−Vth15＝VAとなる。つまり、VA
とVBとの電位差はVth15となり、先述の第４図のような
理想的な値に戻る。
th15＜VAとなる。つまり、Ａ点が過充電である状態を示
している。しかしながら、Ａ点の電荷は、トランジスタ
23を介して、VA＝VN1となるまで、放電され、その状態
に落ちつく。即ち、VB−Vth15＝VAとなる。つまり、VA
とVBとの電位差はVth15となり、先述の第４図のような
理想的な値に戻る。
第１図においては、第３図の回路11中のトランジスタ
12は省略されているが、第１図の回路11Aにおいても、
トランジスタ12に対応するものを用いても良い。
12は省略されているが、第１図の回路11Aにおいても、
トランジスタ12に対応するものを用いても良い。
第２図は回路11に換えて用いられる回路11Aに対応し
た異なる例を示す。この第２図の回路11Bは、第１図の
トランジスタ15に代えてトランジスタ15Aを用いたもの
である。より詳しくは、その回路11Bは、熱源VCにドレ
イン及びゲートが接続された負荷トランジスタ16を備え
る。このトランジスタ16のソースは、しきい値電圧がほ
ぼ0Vのトランジスタ（第１トランジスタ）15Aのドレイ
ン、ソースを介して前記節点Ａに接続されている。一
方、電源VCとアースとの間にトランジスタ24,25が直列
に接続されている。これらのトランジスタ24,25はイン
バータIVを構成する。トランジスタ24のゲートには電源
VCが接続されている。トランジスタ25のゲート（入力
端）は節点Ａ（トランジスタ15Aのソース）に接続され
ている。トランジスタ24,25の接続中点、即ち、インバ
ータIVの出力端はトランジスタ15Aのゲートに接続され
ている。節点Ａとトランジスタ15Aのゲートとの間には
しきい値電圧がほぼ0Vのトランジスタ（第５トランジス
タ）26が接続されている。そのトランジスタ26のゲート
も節点Ａに接続されている。
た異なる例を示す。この第２図の回路11Bは、第１図の
トランジスタ15に代えてトランジスタ15Aを用いたもの
である。より詳しくは、その回路11Bは、熱源VCにドレ
イン及びゲートが接続された負荷トランジスタ16を備え
る。このトランジスタ16のソースは、しきい値電圧がほ
ぼ0Vのトランジスタ（第１トランジスタ）15Aのドレイ
ン、ソースを介して前記節点Ａに接続されている。一
方、電源VCとアースとの間にトランジスタ24,25が直列
に接続されている。これらのトランジスタ24,25はイン
バータIVを構成する。トランジスタ24のゲートには電源
VCが接続されている。トランジスタ25のゲート（入力
端）は節点Ａ（トランジスタ15Aのソース）に接続され
ている。トランジスタ24,25の接続中点、即ち、インバ
ータIVの出力端はトランジスタ15Aのゲートに接続され
ている。節点Ａとトランジスタ15Aのゲートとの間には
しきい値電圧がほぼ0Vのトランジスタ（第５トランジス
タ）26が接続されている。そのトランジスタ26のゲート
も節点Ａに接続されている。
このような構成の回路11Bにおいても、節点Ａの過充
電は防止される。即ち、VAとVBとの関係は、VA＋Vth15A
＝VB（Vth15A:トランジスタ15Aのしきい値電圧）であ
る。ただし、Vth15A≒0Vである。よって、VA＞VBのとき
には、トランジスタ26がオンして、Ａ点の電荷がＢ点に
放電される。トランジスタ26のしきい値電圧がほぼ0Vで
あることから、VA＝VBとなってその放電は停止する。つ
まり、一時的にVA＞VBという状態にＡ点が過充電されよ
うとしても、Ａ点の電位は下がり、VA＝VBという理想的
な状態に落ちつく。
電は防止される。即ち、VAとVBとの関係は、VA＋Vth15A
＝VB（Vth15A:トランジスタ15Aのしきい値電圧）であ
る。ただし、Vth15A≒0Vである。よって、VA＞VBのとき
には、トランジスタ26がオンして、Ａ点の電荷がＢ点に
放電される。トランジスタ26のしきい値電圧がほぼ0Vで
あることから、VA＝VBとなってその放電は停止する。つ
まり、一時的にVA＞VBという状態にＡ点が過充電されよ
うとしても、Ａ点の電位は下がり、VA＝VBという理想的
な状態に落ちつく。
トランジスタ24の代わりに、ゲートとソースが接点Ｂ
に接続されたデプレッション型トランジスタを用い、第
３図のように、インバータを形成してもよい。
に接続されたデプレッション型トランジスタを用い、第
３図のように、インバータを形成してもよい。
以上説明したように本発明の実施例によれば、Ａ点が
一時的に過充電されたとしても、Ａ点に放電経路を設け
て、Ａ点の電荷をトランジスタ15,15Aのオンする限界の
電位まで放電することができる。しかも、消費電力の増
加や充電速度の低下を生じさせることなく、Ａ点からの
放電を速やかに実施することができる。なお、トランジ
スタ23,26は、そのしきい電圧が正確にOVでなくても、
正あるいは負にずれていてもよい。この場合でも、従来
よりも、上記臨界電位に、より近い電位に列線を保つこ
とができるため従来よりも読み出し速度は速くできる。
一時的に過充電されたとしても、Ａ点に放電経路を設け
て、Ａ点の電荷をトランジスタ15,15Aのオンする限界の
電位まで放電することができる。しかも、消費電力の増
加や充電速度の低下を生じさせることなく、Ａ点からの
放電を速やかに実施することができる。なお、トランジ
スタ23,26は、そのしきい電圧が正確にOVでなくても、
正あるいは負にずれていてもよい。この場合でも、従来
よりも、上記臨界電位に、より近い電位に列線を保つこ
とができるため従来よりも読み出し速度は速くできる。
本発明によれば、選択したメモリセルからのデータを
読み出す列線の電位を所定の電位、例えば、第１トラン
ジスタのゲート電位からそのしきい値電圧を引いた臨界
電位に安定させて、過充電を防止することができ、よっ
て、その後のデータ読み出しを、消費電流の増加を防ぎ
つつ、迅速に行うことができる。
読み出す列線の電位を所定の電位、例えば、第１トラン
ジスタのゲート電位からそのしきい値電圧を引いた臨界
電位に安定させて、過充電を防止することができ、よっ
て、その後のデータ読み出しを、消費電流の増加を防ぎ
つつ、迅速に行うことができる。
第１図は本発明の第１実施例を適用した半導体記憶装置
の全体回路図、第２図は本発明の第２実施例の回路図、
第３図は従来例の半導体装置の全体回路図、第４図及び
第５図は第３図の装置の動作を説明する線図である。 21〜2m……配線、15,15A……第１トランジスタ、16……
負荷トランジスタ、17……センスアンプ、1811〜18nm…
…メモリセル、21……第３トランジスタ、22……第４ト
ランジスタ、23……第２トランジスタ、26……第５トラ
ンジスタ。
の全体回路図、第２図は本発明の第２実施例の回路図、
第３図は従来例の半導体装置の全体回路図、第４図及び
第５図は第３図の装置の動作を説明する線図である。 21〜2m……配線、15,15A……第１トランジスタ、16……
負荷トランジスタ、17……センスアンプ、1811〜18nm…
…メモリセル、21……第３トランジスタ、22……第４ト
ランジスタ、23……第２トランジスタ、26……第５トラ
ンジスタ。
Claims (2)
- 【請求項１】行線と、 この行線により選択的に駆動されるメモリセルと、 このメモリセルに接続される列線と、 この列線に第１のトランジスタのソース・ドレイン電流
路を介して接続される負荷トランジスタと、 入力が前記列線に接続され出力が前記第１のトランジス
タのゲートに接続された、前記列線の電位に応じて前記
第１のトランジスタのゲート電位を制御するためのイン
バータ回路と、 前記列線の電位が所定の電位以上の時、前記列線の電位
を所定の電位まで放電する放電手段とを具備し、 前記放電手段は、前記列線にドレインとゲートとが接続
された第２のトランジスタと、電源電位と基準電位との
間に直列に接続された第３及び第４のトランジスタとを
有し、 前記第２のトランジスタのソースを前記第３のトランジ
スタと第４のトランジスタとの接続点に接続するととも
に、前記第３のトラジスタのゲートを前記第１のトラン
ジスタのゲートに接続し、前記第２のトランジスタのし
きい値電圧をほぼ0Vに設定し、前記第１のトランジスタ
のしきい値電圧と前記第３のトランジスタのしきい値電
圧をほぼ等しく設定した構成とし、 前記列線の電位が前記所定の電位以上の時、前記列線の
電位を前記第２のトランジスタと前記第４のトランジス
タとを通して前記基準電位へ放電するようにしたことを
特徴とする半導体記憶装置。 - 【請求項２】行線と、 この行線により選択的に駆動されるメモリセルと、 このメモリセルに接続される列線と、 この列線に第１のトランジスタのソース・ドレイン電流
路を介して接続される負荷トランジスタと、 入力が前記列線に接続され出力が前記第１のトランジス
タのゲートに接続された、前記列線の電位に応じて前記
第１のトランジスタのゲート電位を制御するためのイン
バータ回路と、 前記列線の電位が所定の電位以上の時、前記列線の電位
を所定の電位まで放電する放電手段とを具備し、 前記放電手段は、前記列線にドレインとゲートとが接続
され前記インバータ回路の出力にソースが接続された第
５のトランジスタを有し、 前記第１のトランジスタのしきい値電圧と前記第５のト
ランジスタのしきい値電圧をほぼ0Vに設定し、前記列線
の電位が前記所定の電位以上の時、前記列線の電位を前
記第５のトランジスタを通して前記インバータ回路の出
力へ放電するようにしたことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497089A JPH0814996B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体記憶装置 |
| US07/542,084 US5175705A (en) | 1989-06-27 | 1990-06-22 | Semiconductor memory device having circuit for prevention of overcharge of column line |
| KR1019900009538A KR930008413B1 (ko) | 1989-06-27 | 1990-06-27 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497089A JPH0814996B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330192A JPH0330192A (ja) | 1991-02-08 |
| JPH0814996B2 true JPH0814996B2 (ja) | 1996-02-14 |
Family
ID=15803341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16497089A Expired - Lifetime JPH0814996B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5175705A (ja) |
| JP (1) | JPH0814996B2 (ja) |
| KR (1) | KR930008413B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478097A (ja) * | 1990-07-13 | 1992-03-12 | Sony Corp | メモリ装置 |
| JP3404127B2 (ja) * | 1994-06-17 | 2003-05-06 | 富士通株式会社 | 半導体記憶装置 |
| US5675539A (en) * | 1994-12-21 | 1997-10-07 | Sgs-Thomson Microelectronics, S.A. | Method and circuit for testing memories in integrated circuit form |
| EP0757358B1 (en) * | 1995-08-04 | 2001-03-28 | STMicroelectronics S.r.l. | A circuit for reading non-volatile memories |
| JP4469531B2 (ja) * | 1999-10-04 | 2010-05-26 | セイコーエプソン株式会社 | 半導体集積回路、インクカートリッジ及びインクジェット記録装置 |
| FR2853444B1 (fr) * | 2003-04-02 | 2005-07-15 | St Microelectronics Sa | Amplificateur de lecture a double etage de lecture |
| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| US4542485A (en) * | 1981-01-14 | 1985-09-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JPS58185094A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 半導体集積回路 |
| JPS5977700A (ja) * | 1982-10-25 | 1984-05-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPS60136996A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体記憶装置 |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4769784A (en) * | 1986-08-19 | 1988-09-06 | Advanced Micro Devices, Inc. | Capacitor-plate bias generator for CMOS DRAM memories |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
-
1989
- 1989-06-27 JP JP16497089A patent/JPH0814996B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-22 US US07/542,084 patent/US5175705A/en not_active Expired - Lifetime
- 1990-06-27 KR KR1019900009538A patent/KR930008413B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330192A (ja) | 1991-02-08 |
| KR930008413B1 (ko) | 1993-08-31 |
| KR910001775A (ko) | 1991-01-31 |
| US5175705A (en) | 1992-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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