JPS60211557A - ダイレクトメモリアクセス制御回路 - Google Patents
ダイレクトメモリアクセス制御回路Info
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- JPS60211557A JPS60211557A JP6865184A JP6865184A JPS60211557A JP S60211557 A JPS60211557 A JP S60211557A JP 6865184 A JP6865184 A JP 6865184A JP 6865184 A JP6865184 A JP 6865184A JP S60211557 A JPS60211557 A JP S60211557A
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- JP
- Japan
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- data
- bit
- memory
- dma
- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はＣＰＵとメモリー装置および補助記憶装置を含
む電子機器に関する。
む電子機器に関する。
〈従来技術〉
主記憶装置（以下メモリーと言う）とフロッピーディス
クやハードディスクのような補助記憶装ｆｉｔ（以下デ
バイスと角う）との間ｆ ＯＰ Ｔ−１の介在なしでデ
ータを直接１受受するダイレフ！・メモリアクセス（」
ソ下、ＴＪ Ｍ Ａと略す。）に高速にデータの授受が
出来るため巖近の電子機器では広く使用されている。し
かし１） Ｍ Ａ ＩｒＪメモリーとａｐｕＱ結ぶバス
を使用して行々われるため、ＤＭＡの行なわれている間
、ＯＰ Ｔｌのメモリーに対する処理動作は中断される
。したがってＴ） Ｍ Ａがバスを使用する時間は少々
い程好捷しい。端近１６ビツトＣＰＵが一般化しメモリ
ーおよびバスは１６ビツトで構成される。
クやハードディスクのような補助記憶装ｆｉｔ（以下デ
バイスと角う）との間ｆ ＯＰ Ｔ−１の介在なしでデ
ータを直接１受受するダイレフ！・メモリアクセス（」
ソ下、ＴＪ Ｍ Ａと略す。）に高速にデータの授受が
出来るため巖近の電子機器では広く使用されている。し
かし１） Ｍ Ａ ＩｒＪメモリーとａｐｕＱ結ぶバス
を使用して行々われるため、ＤＭＡの行なわれている間
、ＯＰ Ｔｌのメモリーに対する処理動作は中断される
。したがってＴ） Ｍ Ａがバスを使用する時間は少々
い程好捷しい。端近１６ビツトＣＰＵが一般化しメモリ
ーおよびバスは１６ビツトで構成される。
一方デバイスの方は従来と同じ８ビツト長で構成される
ものが殆どである。そのため１６ビツト長（１ワード）
のメモリーのデータ′！１ｌ−８ビット長のデバイスに
書き込む場合は最初のＩＪＭＡにより１６ビツト長のデ
ータのうち上位８ビツト又は下位８ビツト長のうち一方
の８ビツト’ｔデバイスに書き込み、２回目の１Ｊ′Ｍ
Ａにより他方の８ビツトをデバイスに−き込む。また逆
にデバイスからの８ビツト長のデータ′ｆｒ：１６ビツ
ト長のメモリーに書き込む場合は最初のＤ Ｍ Ａでメ
モリーの上位又は下位の８ビット部分にのみ書込み、続
いて２回目のＤＭＡで他方の８ビット部分に書き込む。
ものが殆どである。そのため１６ビツト長（１ワード）
のメモリーのデータ′！１ｌ−８ビット長のデバイスに
書き込む場合は最初のＩＪＭＡにより１６ビツト長のデ
ータのうち上位８ビツト又は下位８ビツト長のうち一方
の８ビツト’ｔデバイスに書き込み、２回目の１Ｊ′Ｍ
Ａにより他方の８ビツトをデバイスに−き込む。また逆
にデバイスからの８ビツト長のデータ′ｆｒ：１６ビツ
ト長のメモリーに書き込む場合は最初のＤ Ｍ Ａでメ
モリーの上位又は下位の８ビット部分にのみ書込み、続
いて２回目のＤＭＡで他方の８ビット部分に書き込む。
いずれにしても１ワードのデータの授受は２回のＴ）
Ｍ Ａ ’ｉ必要とする。さら［ＬＩＭＡの各回毎にデ
バイスとメモリーの１６ビツトデータの上位８ビツトデ
ータバスと下位８ビツトデータバスを交互に接続する回
路も必要となり複雑化する。
Ｍ Ａ ’ｉ必要とする。さら［ＬＩＭＡの各回毎にデ
バイスとメモリーの１６ビツトデータの上位８ビツトデ
ータバスと下位８ビツトデータバスを交互に接続する回
路も必要となり複雑化する。
ぐ目的〉
本発明は８ビツト長のブータラ一時的にラッチする回路
とＤＭＡを行なう上で必要な信号を発生する回路で構成
され１、ＩＪＭＡを１６ビツト単位で行なうことでＩＪ
Ｍ Ａに必要な時間を減少させ、１）ＭＡ［よるＣＰ
Ｕの処理中断時間を減少させてＣＰＵの処理速度の向上
を図ることを目的とする。
とＤＭＡを行なう上で必要な信号を発生する回路で構成
され１、ＩＪＭＡを１６ビツト単位で行なうことでＩＪ
Ｍ Ａに必要な時間を減少させ、１）ＭＡ［よるＣＰ
Ｕの処理中断時間を減少させてＣＰＵの処理速度の向上
を図ることを目的とする。
〈発明の特徴〉
本発明のダイレクトメモリアクセス制御回路の特徴は、
８ビツト長のデータをラッチする回路とＩＪＭＡを行な
うために必要な信号を発生する回路で構Ｆ′Ｊｋされ８
ビツトデバイスとメモリ間のＤ Ｍ Ａを１６ビツト単
位で行なうことである。
８ビツト長のデータをラッチする回路とＩＪＭＡを行な
うために必要な信号を発生する回路で構Ｆ′Ｊｋされ８
ビツトデバイスとメモリ間のＤ Ｍ Ａを１６ビツト単
位で行なうことである。
〈実施例〉
以下発明の詳細な説明する。
デバイス１はメモリー４とデータの授受を行なうデバイ
スでそのデータライン２０は８ピット幅を持つラッチ１
９と切換回路１８はいずれも双方向性で、フリップフロ
ップ（以下Ｆ／Ｆと略す）５の出力Ｑ６が′１”のとき
でＩ１０ライト信号７が”１”のときは切換回路１８は
下位８ビツトバス１２の内容ラブ−タライン２０へ接続
しており、■１０ライト信号が０″に戻る時、（第２図
のｔ＋ ）ラッチ１９は一ヒ位８ビットバス１１の内容
を内部にラッチする。このラッチされた内容はＦ／Ｆ５
の出力Ｑ、 ６が”０”でＩ１０ライト信号７が′１”
の間ラッチバス２３に出力される（第２図の１１）。一
方Ｆ／Ｆ５の出力Ｑ６が１′０”のときに工１０リード
信号８が１”になると（第３図のｔｓ ）切換回路１８
はデータライン２０の内容をラッチバス２３へ接続して
おり、Ｉ１０リード信号８が′０”に戻る時（第３図の
１＜ ）ラッチバス２３の内容を内部にラッチする。こ
のラッチされた内容はＦ ／ Ｆ ５の出力Ｑ、 ６が
′１”の時、工１０リード信号８が１″の間上位８ビッ
ト、バス１１に出力される（第３図のｔ、）。デバイス
１からはＤＭＡによるデータの授受を要求する２つの信
号、すなわちデバイスリード要求信号２７およびデバイ
スライト要求信号２６が出力されており、これらの信号
はオアゲート２でオアされてＦ／Ｆ ５のクロック入力
とアンドゲート１３に接続されている。Ｆ／Ｆ ５はデ
バイスリード要求信号２７又はデバイスライト要求信号
２６が発生する毎に出力Ｑ、６’を反転させる。またＦ
／ Ｆ ５の出力Ｑ６はアンドゲート１６の一方の入
力として入り、その出力はＤＭＡコントローラ（以下Ｉ
ＪＭＡＯと略す）３に対するＤＭＡ要求信号９となって
いる。
スでそのデータライン２０は８ピット幅を持つラッチ１
９と切換回路１８はいずれも双方向性で、フリップフロ
ップ（以下Ｆ／Ｆと略す）５の出力Ｑ６が′１”のとき
でＩ１０ライト信号７が”１”のときは切換回路１８は
下位８ビツトバス１２の内容ラブ−タライン２０へ接続
しており、■１０ライト信号が０″に戻る時、（第２図
のｔ＋ ）ラッチ１９は一ヒ位８ビットバス１１の内容
を内部にラッチする。このラッチされた内容はＦ／Ｆ５
の出力Ｑ、 ６が”０”でＩ１０ライト信号７が′１”
の間ラッチバス２３に出力される（第２図の１１）。一
方Ｆ／Ｆ５の出力Ｑ６が１′０”のときに工１０リード
信号８が１”になると（第３図のｔｓ ）切換回路１８
はデータライン２０の内容をラッチバス２３へ接続して
おり、Ｉ１０リード信号８が′０”に戻る時（第３図の
１＜ ）ラッチバス２３の内容を内部にラッチする。こ
のラッチされた内容はＦ ／ Ｆ ５の出力Ｑ、 ６が
′１”の時、工１０リード信号８が１″の間上位８ビッ
ト、バス１１に出力される（第３図のｔ、）。デバイス
１からはＤＭＡによるデータの授受を要求する２つの信
号、すなわちデバイスリード要求信号２７およびデバイ
スライト要求信号２６が出力されており、これらの信号
はオアゲート２でオアされてＦ／Ｆ ５のクロック入力
とアンドゲート１３に接続されている。Ｆ／Ｆ ５はデ
バイスリード要求信号２７又はデバイスライト要求信号
２６が発生する毎に出力Ｑ、６’を反転させる。またＦ
／ Ｆ ５の出力Ｑ６はアンドゲート１６の一方の入
力として入り、その出力はＤＭＡコントローラ（以下Ｉ
ＪＭＡＯと略す）３に対するＤＭＡ要求信号９となって
いる。
ＩＪＭＡＣ５はＤＭＡ要求信号９が１”となると、０Ｐ
Ｕ１７へＤＭＡ’１ｊｉ−要求し、要求が認められると
、メモリー４のアドレツゾグとメモリリー ５− ド信号２４又はメモリーライト信号２５を発生させる。
Ｕ１７へＤＭＡ’１ｊｉ−要求し、要求が認められると
、メモリー４のアドレツゾグとメモリリー ５− ド信号２４又はメモリーライト信号２５を発生させる。
今テバイス１からメモリー４へデータを転送する場合を
考える。始めにＦ／’Ｆ５の出力Ｑ６は′１″にナツト
されていると仮足する。第４図のｔ６においてデバイス
１はデバイスリード要求信号２７會″１”にしてデータ
を送りたい旨指示するがこの時ｔＦ／Ｆ’５の出力Ｑ６
けＯＲゲート２を通過したデバイスリード信号２７の立
上りにより反転し０”になるためＤＭＡＯ３へのＩＪ
Ｍ Ａ要求信号９はアンドゲート１３により０”のまま
でありＤＭＡは行なわれない。代りにデバイスリード要
求信号２７ｉｉアンドゲート２８及びＯＲゲート１４を
通過（〜てＩ１０リード信号８を１”にしてデバイス１
の保持しているデータ（上位８ビツトデータ）をデータ
ライン２０に出力させる。
考える。始めにＦ／’Ｆ５の出力Ｑ６は′１″にナツト
されていると仮足する。第４図のｔ６においてデバイス
１はデバイスリード要求信号２７會″１”にしてデータ
を送りたい旨指示するがこの時ｔＦ／Ｆ’５の出力Ｑ６
けＯＲゲート２を通過したデバイスリード信号２７の立
上りにより反転し０”になるためＤＭＡＯ３へのＩＪ
Ｍ Ａ要求信号９はアンドゲート１３により０”のまま
でありＤＭＡは行なわれない。代りにデバイスリード要
求信号２７ｉｉアンドゲート２８及びＯＲゲート１４を
通過（〜てＩ１０リード信号８を１”にしてデバイス１
の保持しているデータ（上位８ビツトデータ）をデータ
ライン２０に出力させる。
さらにこのデータは切換回路１８を通り、ラッチバス２
３上に現われる。第４図のｔ７＆Ｃおいて、デバイスリ
ード要求信号２７は”ｏ″に戻るが、この立下りでラッ
チバス２５上のデータはラッチ ６− １９によりラッチされる。さらに一定時間の後第４図の
ｔ８ｖｃでデバイス１は次のデータ読出しを要求するた
めデバイスリード要求信号２７を再び１”にする。今変
はＦ／Ｆ５の出力Ｑ６は０”から′１”に反転するため
、デバイスリード要求信号２７はアンドゲート１３を通
過してＤＭＡ要求信号９ｉ” １”にする。この結果Ｄ
ＭＡＯ３はＣＰＴＪ１７へＤＭＡ全要求し、一定時間の
後、Ｄ Ｍ Ａが開始される。Ｉ） Ｍ Ａサイクルで
はメモリーライト信号２５が第４図のｔ９においてＬＩ
ＭＡＯ５により１”とがる。メモリーライト信号２５は
デコーダ３０およびＯＲゲート１４を通過し工１０リー
ド信号８を１”とする。工１０り一ド信号８の１”によ
りデバイスは一足時間後ｔ１０において出力データ（下
位８ビツトデータ）をデータライン２０へ出力する。こ
の時データライン２０は切換回路１８により下位８ビツ
トバス１２に接続されている。
３上に現われる。第４図のｔ７＆Ｃおいて、デバイスリ
ード要求信号２７は”ｏ″に戻るが、この立下りでラッ
チバス２５上のデータはラッチ ６− １９によりラッチされる。さらに一定時間の後第４図の
ｔ８ｖｃでデバイス１は次のデータ読出しを要求するた
めデバイスリード要求信号２７を再び１”にする。今変
はＦ／Ｆ５の出力Ｑ６は０”から′１”に反転するため
、デバイスリード要求信号２７はアンドゲート１３を通
過してＤＭＡ要求信号９ｉ” １”にする。この結果Ｄ
ＭＡＯ３はＣＰＴＪ１７へＤＭＡ全要求し、一定時間の
後、Ｄ Ｍ Ａが開始される。Ｉ） Ｍ Ａサイクルで
はメモリーライト信号２５が第４図のｔ９においてＬＩ
ＭＡＯ５により１”とがる。メモリーライト信号２５は
デコーダ３０およびＯＲゲート１４を通過し工１０リー
ド信号８を１”とする。工１０り一ド信号８の１”によ
りデバイスは一足時間後ｔ１０において出力データ（下
位８ビツトデータ）をデータライン２０へ出力する。こ
の時データライン２０は切換回路１８により下位８ビツ
トバス１２に接続されている。
一方上位８とットバス１１には先のデバイスアクセス時
に出力されたデータのラッチ出力が出力されている。メ
モリーライト信号２５がｔｌｌにおいて１”から′０”
になる−一メモリ−４に−Ｌ位８ビットバス１１と下位
８ビツトバス１２のデータ１６ビツトが書べ込まれてＤ
Ｍ Ａは終了する。
に出力されたデータのラッチ出力が出力されている。メ
モリーライト信号２５がｔｌｌにおいて１”から′０”
になる−一メモリ−４に−Ｌ位８ビットバス１１と下位
８ビツトバス１２のデータ１６ビツトが書べ込まれてＤ
Ｍ Ａは終了する。
以降デバイスリード要求信号２７が発生するたびにこれ
金繰り返す。次にメモリー４からデバイス１ｖＣデータ
を転送する場合を述べる。Ｆ／Ｆ５の出力Ｑ６は初めに
０”に初期化されているとする。デバイス１からの最初
のデバイスライト要求信号２６が′１”になると（第５
図ｔ １２ ）Ｆ／Ｆ５の出力Ｑ６Ｆｉ反転し１”とな
る。したがってデバイスライト要求信号２６Ｉ１７Ｊ、
アンドゲート１３を通過してＤ Ｍ Ａ Ｃ３ＶＣＩＪ
Ｍ Ａ ｆ要求し、Ｄ Ｍ Ａ ０３は０ＰＵ１７に
１） Ｍ Ａを要求し、ＩＪ Ｍ Ａが開始される。Ｉ
ＪＭＡＯ３によりメモリーリード信号２４が第５図ｔ１
３［”１”となるとＯＲゲート１５によりＩ１０ライト
信号７も１”となる。
金繰り返す。次にメモリー４からデバイス１ｖＣデータ
を転送する場合を述べる。Ｆ／Ｆ５の出力Ｑ６は初めに
０”に初期化されているとする。デバイス１からの最初
のデバイスライト要求信号２６が′１”になると（第５
図ｔ １２ ）Ｆ／Ｆ５の出力Ｑ６Ｆｉ反転し１”とな
る。したがってデバイスライト要求信号２６Ｉ１７Ｊ、
アンドゲート１３を通過してＤ Ｍ Ａ Ｃ３ＶＣＩＪ
Ｍ Ａ ｆ要求し、Ｄ Ｍ Ａ ０３は０ＰＵ１７に
１） Ｍ Ａを要求し、ＩＪ Ｍ Ａが開始される。Ｉ
ＪＭＡＯ３によりメモリーリード信号２４が第５図ｔ１
３［”１”となるとＯＲゲート１５によりＩ１０ライト
信号７も１”となる。
一定時間後上位８ビットバス１１、下位８とシトバス１
２上にメモリー４のデータが確定する（第５図ｔ１４）
。この時切換回路１８は下位８ビツトバス１２をデータ
ライン２０に接続している。
２上にメモリー４のデータが確定する（第５図ｔ１４）
。この時切換回路１８は下位８ビツトバス１２をデータ
ライン２０に接続している。
その後ｔ１５にてメモリーリード信号２４が０”になっ
た時、データライン２０上のデータ（下位８ビツトデー
タ）はデバイス１に書き込まれ、さらに上位８ビツトバ
ス１１の内容はラッチ１９にラッチされてＤＭＡは終了
しデバイスライト要求信号２６も６０”に戻る。次に再
びデバイスライト要求信号２６が１”になると（第５図
ｔ１６）この時Ｆ ／ Ｆ ５の出力Ｑ６は反転して０
”になる。そのためアンドゲート１３ｖｃよりＤＭＡ要
求信号９は０”のままでＤＭＡは行なわれない。
た時、データライン２０上のデータ（下位８ビツトデー
タ）はデバイス１に書き込まれ、さらに上位８ビツトバ
ス１１の内容はラッチ１９にラッチされてＤＭＡは終了
しデバイスライト要求信号２６も６０”に戻る。次に再
びデバイスライト要求信号２６が１”になると（第５図
ｔ１６）この時Ｆ ／ Ｆ ５の出力Ｑ６は反転して０
”になる。そのためアンドゲート１３ｖｃよりＤＭＡ要
求信号９は０”のままでＤＭＡは行なわれない。
しかしアンドゲート２９とＯＲゲート１５により■１０
ライト信号７が′１”となり先にラッチされた」二位８
ビットバスのデータがラッチバス２３に出力される。こ
の時切換回路はラッチバス２３をデータライン２０ｖｃ
接続している。一定時間後デバイスライト要求信号２６
が′０″に戻った時（第５図ｔ１７）工１０ライト信号
７も０”となってデータライン２０上のデータはデバイ
スに書き込まれる。この段階でメモリー４のデータ ９
− １６ビツトがデバイスＩＶＣ転送さね、た事に々る。
ライト信号７が′１”となり先にラッチされた」二位８
ビットバスのデータがラッチバス２３に出力される。こ
の時切換回路はラッチバス２３をデータライン２０ｖｃ
接続している。一定時間後デバイスライト要求信号２６
が′０″に戻った時（第５図ｔ１７）工１０ライト信号
７も０”となってデータライン２０上のデータはデバイ
スに書き込まれる。この段階でメモリー４のデータ ９
− １６ビツトがデバイスＩＶＣ転送さね、た事に々る。
以降デバイスライト要求信号２６が発生するたびにこれ
を繰り返す。
を繰り返す。
〈効果〉
従来１６ビツト長メモリーと８ビツト長デバイスの間の
ＩＪＭＡは８ビツト長の１） Ｍ Ａ ２回に分けて行
なわれていたが、以上説明したように木ＩＪＭＡ制御回
路では１６ビツト長のＩＪ Ｍ Ａ １回で行なわれる
ためＣＰＵの中断時間が半６）で済み、ＣＰＨの処理速
ｔｇの向上が図ねる。
ＩＪＭＡは８ビツト長の１） Ｍ Ａ ２回に分けて行
なわれていたが、以上説明したように木ＩＪＭＡ制御回
路では１６ビツト長のＩＪ Ｍ Ａ １回で行なわれる
ためＣＰＵの中断時間が半６）で済み、ＣＰＨの処理速
ｔｇの向上が図ねる。
第１図は、本発明の１１ Ｍ Ａ制御回路の実施例であ
る。 第２図〜第５図は、第１図の実施例の＊ｈ作を示すタイ
ムチャートである。 １・・・デバイス ４・・・メモリー ５・・・フリップフロップ １８・・・切換回路 ノ′ 。 −１０，←、ＩＬ′・ １９・・・ラッチ ３０・・・デコーダ 以 上 一１ｊノ゛ぐ七２′ ｉｔ ｔ’ｚ 第３図 第４図
る。 第２図〜第５図は、第１図の実施例の＊ｈ作を示すタイ
ムチャートである。 １・・・デバイス ４・・・メモリー ５・・・フリップフロップ １８・・・切換回路 ノ′ 。 −１０，←、ＩＬ′・ １９・・・ラッチ ３０・・・デコーダ 以 上 一１ｊノ゛ぐ七２′ ｉｔ ｔ’ｚ 第３図 第４図
Claims (1)
- ダイレクトメモリアクセスによりメモリー装置とデバイ
ス装置間でデータの授受を行なう装置において、８ビツ
ト長のデータ全一時的にラッチする回路と該ラッチ回路
によりラッチされたデータを前記メモリー装置又はデバ
イスに転送するための回路とからなることを特徴とする
・ダイレクトメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865184A JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6865184A JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211557A true JPS60211557A (ja) | 1985-10-23 |
| JPH0330899B2 JPH0330899B2 (ja) | 1991-05-01 |
Family
ID=13379813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6865184A Granted JPS60211557A (ja) | 1984-04-06 | 1984-04-06 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| JPH01181145A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | Ｄｍａ転送装置のデータ組立方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585945A (en) * | 1978-12-21 | 1980-06-28 | Mitsubishi Electric Corp | Memory unit |
| JPS58114119A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1984
- 1984-04-06 JP JP6865184A patent/JPS60211557A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585945A (en) * | 1978-12-21 | 1980-06-28 | Mitsubishi Electric Corp | Memory unit |
| JPS58114119A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | デ−タ転送制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| JPH01181145A (ja) * | 1988-01-13 | 1989-07-19 | Nec Corp | Ｄｍａ転送装置のデータ組立方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330899B2 (ja) | 1991-05-01 |
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Legal Events
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| EXPY | Cancellation because of completion of term |