JPH0332216B2 - - Google Patents
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- JPH0332216B2 JPH0332216B2 JP59271645A JP27164584A JPH0332216B2 JP H0332216 B2 JPH0332216 B2 JP H0332216B2 JP 59271645 A JP59271645 A JP 59271645A JP 27164584 A JP27164584 A JP 27164584A JP H0332216 B2 JPH0332216 B2 JP H0332216B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- annular
- area
- epitaxial layer
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列に接続された複数のバイポーラ・
パワートランジスタを有する集積バイポーラ・パ
ワートランジスタ装置に関する。
パワートランジスタを有する集積バイポーラ・パ
ワートランジスタ装置に関する。
バイポーラ・パワートランジスタの動作につい
ては、その動作の信頼性と寿命との点でトランジ
スタ全域に亘つて一様な電流分布を作ることが重
要である。
ては、その動作の信頼性と寿命との点でトランジ
スタ全域に亘つて一様な電流分布を作ることが重
要である。
バイポーラ・パワートランジスタではベース・
エミツタ間電圧の負の温度係数に基いて横方向の
熱的不安定性が生ずる。
エミツタ間電圧の負の温度係数に基いて横方向の
熱的不安定性が生ずる。
温度Ｔとベース・エミツタ電圧UBEに対するコ
レクタ電流密度ICの関係は近似的に次の式で与え
られる。
レクタ電流密度ICの関係は近似的に次の式で与え
られる。
IC＝ICO・exp〔（ｑ・UBE−Eg）／kT〕
ICO＝比例係数
ｑ＝電気素量
Eg＝エネルギー帯間隙（シリコンの場合約
1.1eV） ｋ＝ボルツマン定数 トランジスタの一局部をその周囲よりも高い温
度に上げると、ベース・エミツタ電圧を一定とし
て上記の式に基き局部電流密度が上昇する。その
結果コレクタ・ベース間障壁層とコレクタの高抵
抗部分において損失電力としての熱放出が局部的
に増大し、それに基く局部温度上昇によりフイー
ドバツク過程が開始されトランジスタ内部で電流
絞り込みが起る。これに基く局部的の熱放出はト
ランジスタに回復不能の傷害を引き起しそれを不
良品とすることがある。トランジスタにおけるこ
の種の温度上昇は適切な電流安定化によつて防が
なければならない。
1.1eV） ｋ＝ボルツマン定数 トランジスタの一局部をその周囲よりも高い温
度に上げると、ベース・エミツタ電圧を一定とし
て上記の式に基き局部電流密度が上昇する。その
結果コレクタ・ベース間障壁層とコレクタの高抵
抗部分において損失電力としての熱放出が局部的
に増大し、それに基く局部温度上昇によりフイー
ドバツク過程が開始されトランジスタ内部で電流
絞り込みが起る。これに基く局部的の熱放出はト
ランジスタに回復不能の傷害を引き起しそれを不
良品とすることがある。トランジスタにおけるこ
の種の温度上昇は適切な電流安定化によつて防が
なければならない。
文献「アイ、イー、イー、イー、ジヤーナル、
オブ、ソリツド、ステート、サーキツツ（IEEE
Journal of Solid State Circuits）」SC−13
〔３〕、６月、78、307〜319ページの記載によれ
ば、集積パワートランジスタに対してそのエミツ
タ領域を複数の区域に分割し、その中ベース接続
端子近くのエミツタとして作用する主な区域には
接触を作らず、その代りにいくつかの直列抵抗と
して作用するエミツタ領域の区域を通してエミツ
タ領域の接触形成区域に結合し、有効なエミツタ
領域の各部分区域に直列抵抗と接続端子とを設け
ることによりトランジスタを流れる電流を限定す
ることが可能となる。この場合直列抵抗内の電圧
降下によつて有効エミツタ領域の個々の部分区域
に一様に電流が分布され、エミツタ直列抵抗の正
の温度係数が電流の一様分布を助ける。上記の文
献に記載されたトランジスタ構造においては更に
一つのベース直列抵抗がエミツタ直列抵抗の傍に
設けられる。しかしこのベース直列抵抗はエミツ
タ直列抵抗と並んで重要な役目を果すことはな
い。エミツタ直列抵抗の方はそれに発生する損失
電力の外にコレクタ・エミツタ間の残留電圧と飽
和電圧との上昇を引き起す。
オブ、ソリツド、ステート、サーキツツ（IEEE
Journal of Solid State Circuits）」SC−13
〔３〕、６月、78、307〜319ページの記載によれ
ば、集積パワートランジスタに対してそのエミツ
タ領域を複数の区域に分割し、その中ベース接続
端子近くのエミツタとして作用する主な区域には
接触を作らず、その代りにいくつかの直列抵抗と
して作用するエミツタ領域の区域を通してエミツ
タ領域の接触形成区域に結合し、有効なエミツタ
領域の各部分区域に直列抵抗と接続端子とを設け
ることによりトランジスタを流れる電流を限定す
ることが可能となる。この場合直列抵抗内の電圧
降下によつて有効エミツタ領域の個々の部分区域
に一様に電流が分布され、エミツタ直列抵抗の正
の温度係数が電流の一様分布を助ける。上記の文
献に記載されたトランジスタ構造においては更に
一つのベース直列抵抗がエミツタ直列抵抗の傍に
設けられる。しかしこのベース直列抵抗はエミツ
タ直列抵抗と並んで重要な役目を果すことはな
い。エミツタ直列抵抗の方はそれに発生する損失
電力の外にコレクタ・エミツタ間の残留電圧と飽
和電圧との上昇を引き起す。
本発明の目的は、充分一様な電流分布を示すと
ともに、飽和電圧又は残留電圧と損失電力ができ
るだけ小さくなるパワートランジスタを提供する
ことにある。
ともに、飽和電圧又は残留電圧と損失電力ができ
るだけ小さくなるパワートランジスタを提供する
ことにある。
上述の目的は本発明によれば、並列接続された
複数のバイポーラ・パワートランジスタと、半導
体基板上に形成され前記バイポーラ・パワートラ
ンジスタのコレクタ領域を形成するエピタキシヤ
ル層と、前記半導体基板とエピタキシヤル層との
境界面に形成され前記コレクタ領域に対する埋込
み層領域と、エピタキシヤル層の表面から埋込み
層領域へ延びるコレクタ深部拡散領域と、コレク
タ領域の上表面内に形成されたベース領域とを備
え、ベース領域は内側にあり接触を有する第１の
ベース区域とこの第１のベース区域を取囲み且つ
第１のベース区域と同心的に配置された環状の第
２のベース区域とを有し、第２のベース区域内に
は第２のベース区域と同心的に配置された環状の
エミツタ領域を有し、環状のエミツタ領域内の内
側においてベース領域内に第１のベース区域と第
２のベース区域との間に環状の阻止区域を有し、
この阻止区域によつてベース領域内に第１のベー
ス区域と第２のベース区域とを連結する狭められ
た環状の区域が形成され、この環状の区域がベー
ス直列抵抗を形成することにより達成される。
複数のバイポーラ・パワートランジスタと、半導
体基板上に形成され前記バイポーラ・パワートラ
ンジスタのコレクタ領域を形成するエピタキシヤ
ル層と、前記半導体基板とエピタキシヤル層との
境界面に形成され前記コレクタ領域に対する埋込
み層領域と、エピタキシヤル層の表面から埋込み
層領域へ延びるコレクタ深部拡散領域と、コレク
タ領域の上表面内に形成されたベース領域とを備
え、ベース領域は内側にあり接触を有する第１の
ベース区域とこの第１のベース区域を取囲み且つ
第１のベース区域と同心的に配置された環状の第
２のベース区域とを有し、第２のベース区域内に
は第２のベース区域と同心的に配置された環状の
エミツタ領域を有し、環状のエミツタ領域内の内
側においてベース領域内に第１のベース区域と第
２のベース区域との間に環状の阻止区域を有し、
この阻止区域によつてベース領域内に第１のベー
ス区域と第２のベース区域とを連結する狭められ
た環状の区域が形成され、この環状の区域がベー
ス直列抵抗を形成することにより達成される。
さらに上述の目的は本発明によれば、並列接続
された複数のバイポーラ・パワートランジスタ
と、半導体基板上に形成され前記バイポーラ・パ
ワートランジスタのコレクタ領域を形成するエピ
タキシヤル層と、前記半導体基板とエピタキシヤ
ル層との境界面に形成され前記コレクタ領域に対
する埋込み層領域と、エピタキシヤル層の表面か
ら埋込み層領域へ延びるコレクタ深部拡散領域
と、コレクタ領域の上表面内に形成されたベース
領域とを備え、ベース領域は内側にあり接触を有
する第１のベース区域とこの第１のベース区域を
取囲み且つ第１のベース区域と同心的に配置され
た半トロイデ形状を有する環状の第２のベース区
域とを有し、第２のベース区域内には第２のベー
ス区域と同心的に配置され且つ第２のベース区域
によつて完全に取囲まれた環状のエミツタ領域を
有し、第１のベース区域と第２のベース区域との
間にはエピタキシヤル層の上表面内に埋設された
環状の薄いベース直列抵抗が配置されることによ
り達成される。
された複数のバイポーラ・パワートランジスタ
と、半導体基板上に形成され前記バイポーラ・パ
ワートランジスタのコレクタ領域を形成するエピ
タキシヤル層と、前記半導体基板とエピタキシヤ
ル層との境界面に形成され前記コレクタ領域に対
する埋込み層領域と、エピタキシヤル層の表面か
ら埋込み層領域へ延びるコレクタ深部拡散領域
と、コレクタ領域の上表面内に形成されたベース
領域とを備え、ベース領域は内側にあり接触を有
する第１のベース区域とこの第１のベース区域を
取囲み且つ第１のベース区域と同心的に配置され
た半トロイデ形状を有する環状の第２のベース区
域とを有し、第２のベース区域内には第２のベー
ス区域と同心的に配置され且つ第２のベース区域
によつて完全に取囲まれた環状のエミツタ領域を
有し、第１のベース区域と第２のベース区域との
間にはエピタキシヤル層の上表面内に埋設された
環状の薄いベース直列抵抗が配置されることによ
り達成される。
本発明による集積パワートランジスタ装置にお
いては、ベース電流の大部分がベース直列抵抗を
通して流れ、エミツタ区域における電圧降下が接
触を有する第１のベース区域と無接触の第２のベ
ース区域との間の電圧に比べて小さい。
いては、ベース電流の大部分がベース直列抵抗を
通して流れ、エミツタ区域における電圧降下が接
触を有する第１のベース区域と無接触の第２のベ
ース区域との間の電圧に比べて小さい。
この発明の特に有利な実施形態は、第１のベー
ス区域と第２のベース区域との間の電圧をエミツ
タ領域における電圧降下の２倍又はそれ以上とし
た場合に達成される。
ス区域と第２のベース区域との間の電圧をエミツ
タ領域における電圧降下の２倍又はそれ以上とし
た場合に達成される。
有効エミツタ区域と接触エミツタ区域との間の
エミツタ直列抵抗の代りに、ベース直列抵抗を第
１のベース区域と第２のベース区域との間に設け
ることにより、エミツタ直列抵抗と同じ作用、即
ちベース電流とそれに伴つてエミツタ電流の一様
な分布が達成される。この場合ベース直列抵抗の
正の温度係数がこの効果を助長する。
エミツタ直列抵抗の代りに、ベース直列抵抗を第
１のベース区域と第２のベース区域との間に設け
ることにより、エミツタ直列抵抗と同じ作用、即
ちベース電流とそれに伴つてエミツタ電流の一様
な分布が達成される。この場合ベース直列抵抗の
正の温度係数がこの効果を助長する。
エミツタ直列抵抗の代りにベース直列抵抗を設
けることにより同時にエミツタ直列抵抗に発生す
る付加的の電力損失とコレクタ・エミツタ間の残
留電圧および飽和電圧の上昇を避けることができ
る。
けることにより同時にエミツタ直列抵抗に発生す
る付加的の電力損失とコレクタ・エミツタ間の残
留電圧および飽和電圧の上昇を避けることができ
る。
第１のベース区域と第２のベース区域との間の
結合領域をベース領域と同じドーピング型とする
ことにより、その結合領域をベース直列抵抗とす
るのが有利である。
結合領域をベース領域と同じドーピング型とする
ことにより、その結合領域をベース直列抵抗とす
るのが有利である。
これらのベース直列抵抗は集積回路内のその他
の構成部品の製作に必要な工程中に含まれる拡散
又はイオン注入によつて作ることができるから、
余分の工程段を付加する必要はない。
の構成部品の製作に必要な工程中に含まれる拡散
又はイオン注入によつて作ることができるから、
余分の工程段を付加する必要はない。
本発明による集積パワートランジスタの製作は
次のようにするのが有利である。例えばｐドープ
シリコンの基板内にn+ドープ区域を埋め込み層
として設け、その上にｎドープシリコン層をエピ
タキシヤル析出させる。このエピタキシヤル析出
層に絶縁分離拡散領域とn+ドープコレクタとし
ての深部拡散領域を作る。この二つの領域の製作
順序は任意である。これが終るとエピタキシヤル
層にｐドープ区域をベース領域又はベース直列抵
抗として設けた後、エミツタ領域としてのn+ド
ープ区域および良好な接触形成のためのコレクタ
拡散区域をエピタキシヤル層内に設ける。続いて
接触形成窓を作り接触用の導体路をとりつける。
ドーピング形は上記と逆にしてもよい。
次のようにするのが有利である。例えばｐドープ
シリコンの基板内にn+ドープ区域を埋め込み層
として設け、その上にｎドープシリコン層をエピ
タキシヤル析出させる。このエピタキシヤル析出
層に絶縁分離拡散領域とn+ドープコレクタとし
ての深部拡散領域を作る。この二つの領域の製作
順序は任意である。これが終るとエピタキシヤル
層にｐドープ区域をベース領域又はベース直列抵
抗として設けた後、エミツタ領域としてのn+ド
ープ区域および良好な接触形成のためのコレクタ
拡散区域をエピタキシヤル層内に設ける。続いて
接触形成窓を作り接触用の導体路をとりつける。
ドーピング形は上記と逆にしてもよい。
次に本発明を図面に示す実施例について更に詳
細に説明する。第１図から第４図までの図面にお
いて対応部分には同じ符号がつけられている。
細に説明する。第１図から第４図までの図面にお
いて対応部分には同じ符号がつけられている。
各パワートランジスタは導体路を介して並列に
接続されており、この導体路には各ベース区域お
よびエミツタ区域が接触窓を介して接続されてい
る。第１図においては、パワートランジスタは製
造工程においてベース導体路と接触形成される第
１のベース区域２を中心に有し、この第１のベー
ス区域２は環状の同心配置されたエミツタ領域１
により囲まれている。このエミツタ領域１は各パ
ワートランジスタの境界部において隣接する環状
のエミツタ領域１と連結している。
接続されており、この導体路には各ベース区域お
よびエミツタ区域が接触窓を介して接続されてい
る。第１図においては、パワートランジスタは製
造工程においてベース導体路と接触形成される第
１のベース区域２を中心に有し、この第１のベー
ス区域２は環状の同心配置されたエミツタ領域１
により囲まれている。このエミツタ領域１は各パ
ワートランジスタの境界部において隣接する環状
のエミツタ領域１と連結している。
環状のエミツタ領域１は無接触の第２のベース
区域２２内に形成されており、この無接触の第２
のベース区域２２はすべてのパワートランジスタ
にわたつて帯状に延びている。第１図から分るよ
うに、第２のベース区域２２は第１のベース区域
２を囲む環状の阻止区域２５により接触形成すべ
き第１のベース区域２と分離されている。この点
については第２図にさらに説明する。
区域２２内に形成されており、この無接触の第２
のベース区域２２はすべてのパワートランジスタ
にわたつて帯状に延びている。第１図から分るよ
うに、第２のベース区域２２は第１のベース区域
２を囲む環状の阻止区域２５により接触形成すべ
き第１のベース区域２と分離されている。この点
については第２図にさらに説明する。
第２のベース区域２２は、このベース区域２２
に平行に走りエピタキシヤル層１８の表面に帯状
に形成されたエピタキシヤル層区域により、同様
に平行な帯状に形成されたコレクタ接続区域２１
から分離されている。
に平行に走りエピタキシヤル層１８の表面に帯状
に形成されたエピタキシヤル層区域により、同様
に平行な帯状に形成されたコレクタ接続区域２１
から分離されている。
本発明による各パワートランジスタの構造は第
２図から明らかである。例えばサフアイア又は半
導体特にシリコンから成る基板１７内に埋込み層
領域１６がドーピングによつて形成されている。
基板表面１９上にはエピタキシヤル層１８が析出
形成されている。埋込み層領域１６にまで達して
いるコレクタ深部拡散区域５がエピタキシヤル層
１８の表面２０から内部に向つて作られている。
埋込み層領域１６の上ではコレクタ深部拡散区域
５の間にコレクタ区域４がある。その中に、エピ
タキシヤル層の表面２０にまで達するベース領域
があり、この区域は第２のベース区域２２、接触
形成された第２のベース区域２およびベース直列
抵抗３を含んでいる。ベース区域２の接触形成に
はベース導体路１４が使用される。第２のベース
区域２２内には表面２０にまで達するエミツタ領
域１が埋設されている。エミツタ領域１はエミツ
タ導体路１３によつて接触形成されている。コレ
クタ導体路８とコレクタ深部拡散区域５との間に
良好な接触を作るため、補助ドープされたコレク
タ接続区域２１がコレクタ深部拡散区域５内に設
けられ、そのドーピングは一般にエミツタドーピ
ングに対応している。個々のトランジスタ区域と
その上にある接続用の導体路８，１３，１４との
間の絶縁のために酸化物層１０が析出形成されて
いる。
２図から明らかである。例えばサフアイア又は半
導体特にシリコンから成る基板１７内に埋込み層
領域１６がドーピングによつて形成されている。
基板表面１９上にはエピタキシヤル層１８が析出
形成されている。埋込み層領域１６にまで達して
いるコレクタ深部拡散区域５がエピタキシヤル層
１８の表面２０から内部に向つて作られている。
埋込み層領域１６の上ではコレクタ深部拡散区域
５の間にコレクタ区域４がある。その中に、エピ
タキシヤル層の表面２０にまで達するベース領域
があり、この区域は第２のベース区域２２、接触
形成された第２のベース区域２およびベース直列
抵抗３を含んでいる。ベース区域２の接触形成に
はベース導体路１４が使用される。第２のベース
区域２２内には表面２０にまで達するエミツタ領
域１が埋設されている。エミツタ領域１はエミツ
タ導体路１３によつて接触形成されている。コレ
クタ導体路８とコレクタ深部拡散区域５との間に
良好な接触を作るため、補助ドープされたコレク
タ接続区域２１がコレクタ深部拡散区域５内に設
けられ、そのドーピングは一般にエミツタドーピ
ングに対応している。個々のトランジスタ区域と
その上にある接続用の導体路８，１３，１４との
間の絶縁のために酸化物層１０が析出形成されて
いる。
エミツタ領域１と第１のベース区域２との間に
は環状の阻止区域２５が形成されている。区域２
５はエミツタ領域１と同型にドーピングされ、大
地電位に接続される場合とされない場合がある。
この環状の阻止区域２５によつてベース領域の一
部が絞られる。ベース直列抵抗３はこの実施例で
は環状の阻止区域２５の下の絞られたベース区域
によつて形成される。このベース直列抵抗３はベ
ース・ピンチ抵抗とも呼ばれ、その面積抵抗値は
約5kΩ／cm2であり、その値はその幾何学的形状
によつて調整することができる。
は環状の阻止区域２５が形成されている。区域２
５はエミツタ領域１と同型にドーピングされ、大
地電位に接続される場合とされない場合がある。
この環状の阻止区域２５によつてベース領域の一
部が絞られる。ベース直列抵抗３はこの実施例で
は環状の阻止区域２５の下の絞られたベース区域
によつて形成される。このベース直列抵抗３はベ
ース・ピンチ抵抗とも呼ばれ、その面積抵抗値は
約5kΩ／cm2であり、その値はその幾何学的形状
によつて調整することができる。
第３図に示した実施例は第１図に対応している
が、ただ環状の阻止区域２５の代りに、表面２０
にまで達するベース直列抵抗３が設けられている
点が異なつている。非接触ベース区域２２と無接
触ベース区域２は直列抵抗３によつて連結されて
いる。この直列抵抗３はこの実施例では同様に第
１のベース区域２を環状に取り囲み、イオン注入
により2kΩ／cm2の高抵抗を形成する。
が、ただ環状の阻止区域２５の代りに、表面２０
にまで達するベース直列抵抗３が設けられている
点が異なつている。非接触ベース区域２２と無接
触ベース区域２は直列抵抗３によつて連結されて
いる。この直列抵抗３はこの実施例では同様に第
１のベース区域２を環状に取り囲み、イオン注入
により2kΩ／cm2の高抵抗を形成する。
第４図の断面図から分るように、この実施例で
は接触を有する第１のベース区域２と無接触の第
２のベース区域２２とは一つの製造工程で作られ
るが、それぞれ分離した区域を形成し、それはベ
ース領域が絞られないからである。
は接触を有する第１のベース区域２と無接触の第
２のベース区域２２とは一つの製造工程で作られ
るが、それぞれ分離した区域を形成し、それはベ
ース領域が絞られないからである。
両実施例において半導体材料としてシリコンが
使用され、ドーピング形は例えば基板１７がｐ
形、埋込み層１６はn+形、コレクタ深部拡散区
域５も同じくn+形であり、深部拡散区域５とコ
レクタ導体路８とを結ぶ区域２１もn+形である。
コレクタ４とエピタキシヤル層１８の全体はｎ形
にドープされ、ベース区域２又は２２とベース直
列抵抗３はそれぞれｐ形にドーブされ、第４図の
場合ベース直列抵抗３はイオン注入によつて作ら
れた高抵抗である。第１図と第２図のエミツタ領
域１と区域２５とはn+形にドープされる。ｐ形
ドーピングには一般にホウ素が使用され、ｎ形又
はn+形ドーピングにはヒ素が使用されるが、こ
れ以外のドーパントと半導体材料の使用も可能で
ある。更に上記の導電形は総て逆にしてもよい。
使用され、ドーピング形は例えば基板１７がｐ
形、埋込み層１６はn+形、コレクタ深部拡散区
域５も同じくn+形であり、深部拡散区域５とコ
レクタ導体路８とを結ぶ区域２１もn+形である。
コレクタ４とエピタキシヤル層１８の全体はｎ形
にドープされ、ベース区域２又は２２とベース直
列抵抗３はそれぞれｐ形にドーブされ、第４図の
場合ベース直列抵抗３はイオン注入によつて作ら
れた高抵抗である。第１図と第２図のエミツタ領
域１と区域２５とはn+形にドープされる。ｐ形
ドーピングには一般にホウ素が使用され、ｎ形又
はn+形ドーピングにはヒ素が使用されるが、こ
れ以外のドーパントと半導体材料の使用も可能で
ある。更に上記の導電形は総て逆にしてもよい。
電流安定化にベース直列抵抗を使用することに
よりベース直列抵抗に生ずる電圧降下はコレク
タ・エミツタ間飽和電圧には現われずベースとエ
ミツタ接続端の間の制御電圧だけに現われる。本
発明によりベース直列抵抗を使用することにより
電流増幅度に対して妨害となる正の温度係数がベ
ース直列抵抗の正の温度係数によつて部分的に補
償される。特に強力な温度係数補償は第１図、第
２図に示したベース・ピンチ抵抗の使用によつて
可能となる。この抵抗の正の温度係数は広い範囲
に亘つて確実に電流増幅度の温度係数以上であ
る。これによつて高温個所においてコレクタ電流
が低下し従つて増大したピンチ抵抗に基く熱放出
が減少する。
よりベース直列抵抗に生ずる電圧降下はコレク
タ・エミツタ間飽和電圧には現われずベースとエ
ミツタ接続端の間の制御電圧だけに現われる。本
発明によりベース直列抵抗を使用することにより
電流増幅度に対して妨害となる正の温度係数がベ
ース直列抵抗の正の温度係数によつて部分的に補
償される。特に強力な温度係数補償は第１図、第
２図に示したベース・ピンチ抵抗の使用によつて
可能となる。この抵抗の正の温度係数は広い範囲
に亘つて確実に電流増幅度の温度係数以上であ
る。これによつて高温個所においてコレクタ電流
が低下し従つて増大したピンチ抵抗に基く熱放出
が減少する。
個別のパワートランジスタに対しても第１図〜
第４図の構造は適用されるが、この場合コレクタ
深部拡散区域は除かれる。
第４図の構造は適用されるが、この場合コレクタ
深部拡散区域は除かれる。
第３図と第４図の実施例においてもイオン注入
によつて作られた高抵抗の正の温度係数により電
流増幅度の温度係数が補償される。第２図と第４
図の構造は二重拡散による個別パワートランジス
タにおいても原理的に実現可能である。
によつて作られた高抵抗の正の温度係数により電
流増幅度の温度係数が補償される。第２図と第４
図の構造は二重拡散による個別パワートランジス
タにおいても原理的に実現可能である。
本発明によるパワートランジスタは低周波領域
においての使用に特に適している。
においての使用に特に適している。
第１図および第３図はこの発明のそれぞれ異な
る実施例の平面図、第２図および第４図はそれぞ
れ第１図、第３図の−線、−線に沿う断
面図である。 １……エミツタ領域、２……第１のベース区
域、２２……第２のベース区域、３……ベース直
列抵抗、４……コレクタ区域、５……コレクタ深
部拡散区域、１６……埋込み層領域、１７……半
導体基板、１８……エピタキシヤル層、１９……
基板表面、２０……エピタキシヤル層表面、２１
……コレクタ接続区域。
る実施例の平面図、第２図および第４図はそれぞ
れ第１図、第３図の−線、−線に沿う断
面図である。 １……エミツタ領域、２……第１のベース区
域、２２……第２のベース区域、３……ベース直
列抵抗、４……コレクタ区域、５……コレクタ深
部拡散区域、１６……埋込み層領域、１７……半
導体基板、１８……エピタキシヤル層、１９……
基板表面、２０……エピタキシヤル層表面、２１
……コレクタ接続区域。
Claims (1)
- 【特許請求の範囲】 １ 並列接続された複数のバイポーラ・パワート
ランジスタと、半導体基板上に形成され前記バイ
ポーラ・パワートランジスタのコレクタ領域を形
成するエピタキシヤル層と、前記半導体基板とエ
ピタキシヤル層との境界面に形成され前記コレク
タ領域に対する埋込み層領域と、エピタキシヤル
層の表面から埋込み層領域へ延びるコレクタ深部
拡散領域と、コレクタ領域の上表面内に形成され
た共通のベース領域とを備え、ベース領域は内側
にあり接触を有する第１のベース区域とこの第１
のベース区域を取囲み且つ第１のベース区域と同
心的に配置された環状の第２のベース区域とを有
し、第２のベース区域内には第２のベース区域と
同心的に配置された環状のエミツタ領域を有し、
環状のエミツタ領域の内側においてベース領域内
に第１のベース区域と第２のベース区域との間に
環状の阻止区域を有し、この阻止区域によつてベ
ース領域内に第１のベース区域と第２のベース区
域とを連結する狭められた環状の区域が形成さ
れ、この環状の区域がベース直列抵抗を形成する
ことを特徴とする集積バイポーラ・パワートラン
ジスタ装置。 ２ 環状のベース直列抵抗がほぼ5kΩ／cm2の抵
抗値を有することを特徴とする特許請求の範囲第
１項記載の装置。 ３ 並列接続された複数のバイポーラ・パワート
ランジスタと、半導体基板上に形成され前記バイ
ポーラ・パワートランジスタのコレクタ領域を形
成するエピタキシヤル層と、前記半導体基板とエ
ピタキシヤル層との境界面に形成され前記コレク
タ領域に対する埋込み層領域と、エピタキシヤル
層の表面から埋込み層領域へ延びるコレクタ深部
拡散領域と、コレクタ領域の上表面内に形成され
た共通のベース領域とを備え、ベース領域は内側
にあり接触を有する第１のベース区域とこの第１
のベース区域を取囲み且つ第１のベース区域と同
心的に配置された半トロイデ形状を有する環状の
第２のベース区域とを有し、第２のベース区域内
には第２のベース区域と同心的に配置され且つ第
２のベース区域によつて完全に取囲まれた環状の
エミツタ領域を有し、第１のベース区域と第２の
ベース区域との間にはエピタキシヤル層の上表面
内に埋設された環状の薄いベース直列抵抗が配置
されていることを特徴とする集積バイポーラ・パ
ワートランジスタ装置。 ４ 環状のベース直列抵抗がほぼ2kΩ／cm2の抵
抗値を有することを特徴とする特許請求の範囲第
３項記載の装置。 ５ 環状のベース直列抵抗がイオン注入された高
抵抗体であることを特徴とする特許請求の範囲第
４項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803035462 DE3035462A1 (de) | 1980-09-19 | 1980-09-19 | Halbleiterelement |
| DE3035462.2 | 1980-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167368A JPS60167368A (ja) | 1985-08-30 |
| JPH0332216B2 true JPH0332216B2 (ja) | 1991-05-10 |
Family
ID=6112416
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146986A Granted JPS5784172A (en) | 1980-09-19 | 1981-09-17 | Semiconductor device and method of producing same |
| JP59271645A Granted JPS60167368A (ja) | 1980-09-19 | 1984-12-21 | 集積バイポ−ラ・パワ−トランジスタ装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146986A Granted JPS5784172A (en) | 1980-09-19 | 1981-09-17 | Semiconductor device and method of producing same |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4511912A (ja) |
| EP (2) | EP0048358B1 (ja) |
| JP (2) | JPS5784172A (ja) |
| DE (3) | DE3035462A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3329241A1 (de) * | 1983-08-12 | 1985-02-21 | Siemens AG, 1000 Berlin und 8000 München | Leistungstransistor |
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| US5181095A (en) * | 1989-02-10 | 1993-01-19 | Texas Instruments Incorporated | Complementary bipolar and MOS transistor having power and logic structures on the same integrated circuit substrate |
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| US6674103B2 (en) * | 2000-07-31 | 2004-01-06 | The Regents Of The University Of California | HBT with nitrogen-containing current blocking base collector interface and method for current blocking |
| AU2003283768A1 (en) * | 2002-12-11 | 2004-06-30 | Koninklijke Philips Electronics N.V. | Semiconductor component with a bipolar lateral power transistor |
| US7439608B2 (en) * | 2006-09-22 | 2008-10-21 | Intel Corporation | Symmetric bipolar junction transistor design for deep sub-micron fabrication processes |
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|---|---|---|---|---|
| US3740621A (en) * | 1971-08-30 | 1973-06-19 | Rca Corp | Transistor employing variable resistance ballasting means dependent on the magnitude of the emitter current |
| DE2237056A1 (de) * | 1972-07-28 | 1974-02-07 | Licentia Gmbh | Transistor mit einer kollektorzone |
| US3858234A (en) * | 1973-01-08 | 1974-12-31 | Motorola Inc | Transistor having improved safe operating area |
| DE2332144C3 (de) * | 1973-06-25 | 1981-06-25 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Transistor und Verfahren zu seiner Herstellung |
| US3936863A (en) * | 1974-09-09 | 1976-02-03 | Rca Corporation | Integrated power transistor with ballasting resistance and breakdown protection |
| JPS5165585A (ja) * | 1974-12-04 | 1976-06-07 | Hitachi Ltd | |
| JPS525274A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | Transistor |
| JPS5916413B2 (ja) * | 1975-10-01 | 1984-04-16 | 株式会社日立製作所 | 半導体装置 |
| JPS5438471U (ja) * | 1977-08-22 | 1979-03-13 | ||
| FR2413782A1 (fr) * | 1977-12-30 | 1979-07-27 | Radiotechnique Compelec | Element de circuit integre destine aux memoires bipolaires a isolement lateral par oxyde |
| JPS5939907B2 (ja) * | 1978-05-18 | 1984-09-27 | 松下電子工業株式会社 | 電力用トランジスタ |
| US4196228A (en) * | 1978-06-10 | 1980-04-01 | Monolithic Memories, Inc. | Fabrication of high resistivity semiconductor resistors by ion implanatation |
| JPS55165672A (en) * | 1979-06-11 | 1980-12-24 | Fujitsu Ltd | Semiconductor device |
| JPS5691468A (en) * | 1979-12-25 | 1981-07-24 | Nec Corp | Semiconductor |
-
1980
- 1980-09-19 DE DE19803035462 patent/DE3035462A1/de not_active Withdrawn
-
1981
- 1981-08-05 US US06/290,332 patent/US4511912A/en not_active Expired - Fee Related
- 1981-09-02 EP EP81106868A patent/EP0048358B1/de not_active Expired
- 1981-09-02 DE DE8181106868T patent/DE3175383D1/de not_active Expired
- 1981-09-02 EP EP85106751A patent/EP0172327B1/de not_active Expired
- 1981-09-02 DE DE8585106751T patent/DE3177128D1/de not_active Expired - Lifetime
- 1981-09-17 JP JP56146986A patent/JPS5784172A/ja active Granted
-
1984
- 1984-12-21 JP JP59271645A patent/JPS60167368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3177128D1 (de) | 1990-01-04 |
| EP0048358A3 (en) | 1982-11-10 |
| JPS60167368A (ja) | 1985-08-30 |
| EP0048358B1 (de) | 1986-09-24 |
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| EP0172327A3 (en) | 1987-01-21 |
| US4511912A (en) | 1985-04-16 |
| JPS5784172A (en) | 1982-05-26 |
| DE3175383D1 (en) | 1986-10-30 |
| DE3035462A1 (de) | 1982-05-13 |
| JPH0132668B2 (ja) | 1989-07-10 |
| EP0048358A2 (de) | 1982-03-31 |
| EP0172327A2 (de) | 1986-02-26 |
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