JPH0334085B2 - - Google Patents
Info
- Publication number
- JPH0334085B2 JPH0334085B2 JP59243452A JP24345284A JPH0334085B2 JP H0334085 B2 JPH0334085 B2 JP H0334085B2 JP 59243452 A JP59243452 A JP 59243452A JP 24345284 A JP24345284 A JP 24345284A JP H0334085 B2 JPH0334085 B2 JP H0334085B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- cpu
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルコントローラのプロ
セス信号入出力装置に関するものである。
セス信号入出力装置に関するものである。
従来のプロセス信号入出力装置として第２図に
示すようなものがあつた（三菱電機MELPLAC
−550取扱説明書３「プロセス入出力」1982年発
行）。図において、１はCPU（中央演算処理装
置）、２はプロセス信号入出力装置、３はバスバ
ツフア装置、４は入出力信号インタフエイス装
置、５はCPU側入出力バス、６はプロセス側入
出力バス、７はバスドライバ／レシーバ、８はパ
リテイチエツカ、９は入出力アドレス信号、１０
は入出力データ信号、１１はバス制御信号、１２
は図示しない操作盤、電磁弁等の制御対象（以下
プロセスと呼ぶ）である。
示すようなものがあつた（三菱電機MELPLAC
−550取扱説明書３「プロセス入出力」1982年発
行）。図において、１はCPU（中央演算処理装
置）、２はプロセス信号入出力装置、３はバスバ
ツフア装置、４は入出力信号インタフエイス装
置、５はCPU側入出力バス、６はプロセス側入
出力バス、７はバスドライバ／レシーバ、８はパ
リテイチエツカ、９は入出力アドレス信号、１０
は入出力データ信号、１１はバス制御信号、１２
は図示しない操作盤、電磁弁等の制御対象（以下
プロセスと呼ぶ）である。
次に動作について説明する。CPU１とプロセ
ス１２とはプロセス信号入出力装置２に収納され
たバスバツフア装置３、入出力信号インタフエイ
ス装置４を介して電気的に接続され、信号の伝達
が行なわれる。プロセス信号入出力装置２は通常
複数個設けられ、入出力バス５によりCPU１と
接続される。バスバツフア装置３と入出力インタ
フエイス装置４はプロセス入出力バス６により接
続されており、入出力インタフエイス装置４はプ
ロセス１２とケーブルにより接続される。入出力
インタフエイス装置４には、あらかじめ固有のア
ドレスが設定されており、CPU１は情報伝達の
対象とするプロセス１２をアドレスで指定する。
入出力バス５，６の構成は同一であり、入出力ア
ドレス信号９、入出力データ信号１０、及び
CPU１と入出力インタフエイス装置４とのコミ
ユニケーシヨン用のバス制御信号１１が含まれて
いる。入出力アドレス信号９、入出力データ信号
１０には通常パリテイビツトが付加され、CPU
１、バスバツフア装置３、入出力信号インタフエ
イス装置４の各部において、エラーチエツクが行
なわれる。バスバツフア装置３はバスドライバ／
レシーバ７、バリテイチエツカ８等により構成さ
れ、バス信号の増幅、インピーダンス整合、タイ
ミング整合、及びパリテイチエツクが行なわれ
る。
ス１２とはプロセス信号入出力装置２に収納され
たバスバツフア装置３、入出力信号インタフエイ
ス装置４を介して電気的に接続され、信号の伝達
が行なわれる。プロセス信号入出力装置２は通常
複数個設けられ、入出力バス５によりCPU１と
接続される。バスバツフア装置３と入出力インタ
フエイス装置４はプロセス入出力バス６により接
続されており、入出力インタフエイス装置４はプ
ロセス１２とケーブルにより接続される。入出力
インタフエイス装置４には、あらかじめ固有のア
ドレスが設定されており、CPU１は情報伝達の
対象とするプロセス１２をアドレスで指定する。
入出力バス５，６の構成は同一であり、入出力ア
ドレス信号９、入出力データ信号１０、及び
CPU１と入出力インタフエイス装置４とのコミ
ユニケーシヨン用のバス制御信号１１が含まれて
いる。入出力アドレス信号９、入出力データ信号
１０には通常パリテイビツトが付加され、CPU
１、バスバツフア装置３、入出力信号インタフエ
イス装置４の各部において、エラーチエツクが行
なわれる。バスバツフア装置３はバスドライバ／
レシーバ７、バリテイチエツカ８等により構成さ
れ、バス信号の増幅、インピーダンス整合、タイ
ミング整合、及びパリテイチエツクが行なわれ
る。
従来のプロセス信号入出力装置は以上のように
構成されているので、プロセス側入出力バスと
CPU側入出力バスは同一のもので、アドレス幅
も同じだけ必要であり、故障検出方法も同一にし
なければならず、故障検出のためのハードウエア
規模、あるいはCPUの負荷（アクセス頻度）の
増大、故障発生時にその要因となる個所が不明確
であるという問題点があつた。
構成されているので、プロセス側入出力バスと
CPU側入出力バスは同一のもので、アドレス幅
も同じだけ必要であり、故障検出方法も同一にし
なければならず、故障検出のためのハードウエア
規模、あるいはCPUの負荷（アクセス頻度）の
増大、故障発生時にその要因となる個所が不明確
であるという問題点があつた。
この発明は上記のような問題点を解決するため
になされたもので、プロセス側入出力バスのバス
幅を削減し、入出力インタフエイス装置の回路構
成が簡略化され、なおかつCPUのバスアクセス
頻度を上げることなく故障検出能力を向上するこ
とができて、安価で信頼性の高いプロセス信号入
出力装置を得ることを目的とする。
になされたもので、プロセス側入出力バスのバス
幅を削減し、入出力インタフエイス装置の回路構
成が簡略化され、なおかつCPUのバスアクセス
頻度を上げることなく故障検出能力を向上するこ
とができて、安価で信頼性の高いプロセス信号入
出力装置を得ることを目的とする。
この発明に係るプロセス信号入出力装置は、
CPUから出力されるアドレスの巾を変換するア
ドレス変換装置と、CPUから出力されるデータ
のパリテイチエツク等を行なうパリテイチエツ
カ／ジエネレータと、入出力信号インタフエイス
装置に対する読み込みデータ及び書き込みデータ
とこのデータの反転データをチエツクする反転二
連送照合装置とからなる入出力バス管理装置を備
えたものである。
CPUから出力されるアドレスの巾を変換するア
ドレス変換装置と、CPUから出力されるデータ
のパリテイチエツク等を行なうパリテイチエツ
カ／ジエネレータと、入出力信号インタフエイス
装置に対する読み込みデータ及び書き込みデータ
とこのデータの反転データをチエツクする反転二
連送照合装置とからなる入出力バス管理装置を備
えたものである。
この発明における入出力バス管理装置は、アド
レス変換装置によりアドレスデータの巾の削減さ
れ、共通のパリテイチエツカ／ジエネレータを持
つ事により共用でパリテイチエツク等が行なえ、
反転二連送照合装置により読み込み、書き込みの
チエツクが十分に行なうため信頼性が向上する。
レス変換装置によりアドレスデータの巾の削減さ
れ、共通のパリテイチエツカ／ジエネレータを持
つ事により共用でパリテイチエツク等が行なえ、
反転二連送照合装置により読み込み、書き込みの
チエツクが十分に行なうため信頼性が向上する。
以下、この発明の一実施例を図について説明す
る。第１図において、１はCPU、２はプロセス
信号入出力装置、３Ａは入出力バス管理装置、４
は入出力信号インタフエイス装置、５はCPU側
入出力バス、６はプロセス側入出力バス、７はバ
スドライバ／レシーバ、８はパリテイチエツカ、
９ａ，９ｂは入出力アドレス信号、１０ａ，１０
ｂは入出力データ信号、１１ａ，１１ｂはバス制
御信号、１２はプロセス、１３は入出力アドレス
変換装置、１４はパリテイチエツカ／ジエネレー
タ、１５は反転２連送照合装置、１６はタイミン
グ制御装置である。
る。第１図において、１はCPU、２はプロセス
信号入出力装置、３Ａは入出力バス管理装置、４
は入出力信号インタフエイス装置、５はCPU側
入出力バス、６はプロセス側入出力バス、７はバ
スドライバ／レシーバ、８はパリテイチエツカ、
９ａ，９ｂは入出力アドレス信号、１０ａ，１０
ｂは入出力データ信号、１１ａ，１１ｂはバス制
御信号、１２はプロセス、１３は入出力アドレス
変換装置、１４はパリテイチエツカ／ジエネレー
タ、１５は反転２連送照合装置、１６はタイミン
グ制御装置である。
次に動作について説明する。まず、CPU１と
入出力バス管理装置３ＡとはCPU側入出力バス
５で接続されており、この入出力バス５には入出
力アドレス信号９ａ、入出力データ信号１０ａ、
バス制御信号１１ａが含まれている。ここで、
CPU１と入出力バス管理装置３Ａとの間の各入
出力アドレス信号９ａ、入出力データ信号１０ａ
においてはパイテイビツトが付加されており、受
信側で夫々そのチエツクが行なわれる。すなわ
ち、入出力アドレス信号９ａのチエツクはパリテ
イチエツカ８で行ない、CPU出力データのパリ
テイチエツク並びにCPU入力データのパリテイ
ジエネレートはパリテイチエツカ／ジエネレータ
１４で行なう。
入出力バス管理装置３ＡとはCPU側入出力バス
５で接続されており、この入出力バス５には入出
力アドレス信号９ａ、入出力データ信号１０ａ、
バス制御信号１１ａが含まれている。ここで、
CPU１と入出力バス管理装置３Ａとの間の各入
出力アドレス信号９ａ、入出力データ信号１０ａ
においてはパイテイビツトが付加されており、受
信側で夫々そのチエツクが行なわれる。すなわ
ち、入出力アドレス信号９ａのチエツクはパリテ
イチエツカ８で行ない、CPU出力データのパリ
テイチエツク並びにCPU入力データのパリテイ
ジエネレートはパリテイチエツカ／ジエネレータ
１４で行なう。
上記CPU１はCPU側入出力バス５を介して入
出力バス管理装置３Ａに接続されており、入出力
アドレス信号９ａ、入出力データ信号１０ａの信
号がパリテイビツトを付加されて中継され、また
バス制御信号１１ａも中継される。これらの信号
は受信側でチエツクが行なわれ、このうち入出力
アドレス信号９ａはパリテイチエツカ８で、また
CPUから出力されるデータのパリテイチエツク
並びにCPUに入力するパリテイジエネレートは
パリテイチエツカ／ジエネレータ１４で行なわれ
る。
出力バス管理装置３Ａに接続されており、入出力
アドレス信号９ａ、入出力データ信号１０ａの信
号がパリテイビツトを付加されて中継され、また
バス制御信号１１ａも中継される。これらの信号
は受信側でチエツクが行なわれ、このうち入出力
アドレス信号９ａはパリテイチエツカ８で、また
CPUから出力されるデータのパリテイチエツク
並びにCPUに入力するパリテイジエネレートは
パリテイチエツカ／ジエネレータ１４で行なわれ
る。
上記のように構成されたプロセス信号入出力装
置においては、CPU１が例えば第１図の４つの
入出力信号インタフエイス装置４のうちある１つ
に対してアクセスしようとする時、CPU１から
入出力バス管理装置３Ａに対して管理範囲にある
４つの入出力信号インタフエイス装置４共通のア
ドレスと個々のアドレスを指定してくる。この指
定を入出力アドレス変換装置１３が受け、上記共
通アドレスが自装置のアドレスであることを認識
すると共通アドレスを除いた個々のアドレスのみ
をプロセス側入出力バス６を介して入出力信号イ
ンタフエイス装置４に出力する。
置においては、CPU１が例えば第１図の４つの
入出力信号インタフエイス装置４のうちある１つ
に対してアクセスしようとする時、CPU１から
入出力バス管理装置３Ａに対して管理範囲にある
４つの入出力信号インタフエイス装置４共通のア
ドレスと個々のアドレスを指定してくる。この指
定を入出力アドレス変換装置１３が受け、上記共
通アドレスが自装置のアドレスであることを認識
すると共通アドレスを除いた個々のアドレスのみ
をプロセス側入出力バス６を介して入出力信号イ
ンタフエイス装置４に出力する。
このことによりアドレスデータの幅（アドレス
構成ビツト数）はCPU側入出力アドレス９ａか
らプロセス側入出力アドレス９ｂに変換される過
程で削減されることになる。
構成ビツト数）はCPU側入出力アドレス９ａか
らプロセス側入出力アドレス９ｂに変換される過
程で削減されることになる。
次に、入出力バス管理装置３Ａと入出力インタ
フエイス装置４はプロセス側入出力バス６を介し
て接続されており、この間の入出力データ信号１
０ｂのチエツクは反転２連送照合装置１５により
行なわれる。すなわち、CPU１が入出力インタ
フエイス装置４からデータを読込む場合、入出力
インタフエイス装置４はタイミング制御装置１６
によりモデイフアイされたバス制御信号１１ｂに
基づくタイミングで、２度にわたり入出力データ
１０ｂを送出する。このうち２度目に送出される
データは、１度目に送出されたデータの反転信号
のデータであり、これらのデータは反転２連送照
合装置１５により、これら２つのデータの一致が
チエツクされる。他方、CPU１が入出力インタ
フエイス装置４に対し、データを書込む場合は入
出力インタフエイス装置４がバス制御信号１１ｂ
に基づくタイミングで、書き込まれたデータの反
転を入出力バス管理装置３Ａに対して送出する。
そして、データ読込時と同様に反転２連送照合装
置１５によりデータのチエツクが行なわれる。
フエイス装置４はプロセス側入出力バス６を介し
て接続されており、この間の入出力データ信号１
０ｂのチエツクは反転２連送照合装置１５により
行なわれる。すなわち、CPU１が入出力インタ
フエイス装置４からデータを読込む場合、入出力
インタフエイス装置４はタイミング制御装置１６
によりモデイフアイされたバス制御信号１１ｂに
基づくタイミングで、２度にわたり入出力データ
１０ｂを送出する。このうち２度目に送出される
データは、１度目に送出されたデータの反転信号
のデータであり、これらのデータは反転２連送照
合装置１５により、これら２つのデータの一致が
チエツクされる。他方、CPU１が入出力インタ
フエイス装置４に対し、データを書込む場合は入
出力インタフエイス装置４がバス制御信号１１ｂ
に基づくタイミングで、書き込まれたデータの反
転を入出力バス管理装置３Ａに対して送出する。
そして、データ読込時と同様に反転２連送照合装
置１５によりデータのチエツクが行なわれる。
上記実施例では、アドレス用とデータ用の信号
線が個別にもつバス形態であつたが、アドレスと
データを時系列に切換えて共有しているような形
態をとつても良く、また、データの信号線を入力
用と出力用とを個別に有するバス形態であつても
同様の効果を奏する。
線が個別にもつバス形態であつたが、アドレスと
データを時系列に切換えて共有しているような形
態をとつても良く、また、データの信号線を入力
用と出力用とを個別に有するバス形態であつても
同様の効果を奏する。
以上のように、この発明によれば、CPUから
のアドレスデータを分割し、入出力信号インタフ
エイスに必要なアドレスデータのみに変換するよ
うに構成し、かつ入出力信号インタフエイス装置
との間の読み込みあるいは書き込みデータをプロ
セス信号入出力装置内で行なうよう構成したの
で、プロセス側入出力バスのバス幅を削減できる
と共に従来夫々の入出力インタフエイス装置内に
持つていたパリテイチエツカ／ジエネレータを入
出力バス管理装置内で共通に持つようにできてハ
ードウエア上小型化かつ製作コストを低減でき、
また信頼性の向上が図れ、更には故障監視領域を
分離縮小したことにより保守性をも向上すること
ができるなど非常に優れたものが得られる効果が
ある。
のアドレスデータを分割し、入出力信号インタフ
エイスに必要なアドレスデータのみに変換するよ
うに構成し、かつ入出力信号インタフエイス装置
との間の読み込みあるいは書き込みデータをプロ
セス信号入出力装置内で行なうよう構成したの
で、プロセス側入出力バスのバス幅を削減できる
と共に従来夫々の入出力インタフエイス装置内に
持つていたパリテイチエツカ／ジエネレータを入
出力バス管理装置内で共通に持つようにできてハ
ードウエア上小型化かつ製作コストを低減でき、
また信頼性の向上が図れ、更には故障監視領域を
分離縮小したことにより保守性をも向上すること
ができるなど非常に優れたものが得られる効果が
ある。
第１図はこの発明の一実施例を示すブロツク
図、第２図は従来のプロセス入出力装置を示すブ
ロツク図である。 図において、１はCPU、３Ａは入出力バス管
理装置、４は入出力インタフエイス装置、５は
CPU側入出力バス、６はプロセス側入出力バス、
１２はプロセス（制御対象）、１３は入出力アド
レス変換装置、１４はパリテイチエツカ／ジエネ
レータ、１５は自動２連送照合装置である。な
お、各図中、同一符号は同一または相当部分を示
す。
図、第２図は従来のプロセス入出力装置を示すブ
ロツク図である。 図において、１はCPU、３Ａは入出力バス管
理装置、４は入出力インタフエイス装置、５は
CPU側入出力バス、６はプロセス側入出力バス、
１２はプロセス（制御対象）、１３は入出力アド
レス変換装置、１４はパリテイチエツカ／ジエネ
レータ、１５は自動２連送照合装置である。な
お、各図中、同一符号は同一または相当部分を示
す。
Claims (1)
- １ CPUからCPU側入出力バスを介して制御さ
れるとともに、この制御に応じて内部でプロセス
側入出力バスを介して接続された複数の入出力イ
ンタフエイス装置により、制御対象に対して情報
伝送を行なうプログラマブルコントローラのプロ
セス信号入出力装置において、前記CPU側入出
力バスとプロセス側入出力側バスの中間に位置す
る入出力バス管理装置は、前記CPUから出力さ
れる入出力信号インタフエイス装置のアドレスデ
ータを分割し、必要なアドレスデータのみにアド
レス幅縮小して前記プロセス側入出力バスを介し
て該入出力信号インタフエイス装置に出力するア
ドレス変換装置と、前記CPUから出力されるデ
ータをパリテイチエツク及びCPUに対しパリテ
イジエネレートを行なうパリテイチエツカ／ジエ
ネレータと、前記入出力信号インタフエイス装置
からプロセス側入出力バスを介して読み込まれ、
あるいは前記CPUから前記入出力信号インタフ
エイス装置に書き込まれるタイミング制御装置に
よりタイミング制御されたデータとこれらのデー
タを反転したデータとをチエツクする反転２連送
照合装置とを備えたことを特徴とするプロセス信
号入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243452A JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243452A JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61122703A JPS61122703A (ja) | 1986-06-10 |
| JPH0334085B2 true JPH0334085B2 (ja) | 1991-05-21 |
Family
ID=17104093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243452A Granted JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122703A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539933A (en) * | 1978-09-13 | 1980-03-21 | Nissan Motor Co Ltd | Process control device |
-
1984
- 1984-11-20 JP JP59243452A patent/JPS61122703A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61122703A (ja) | 1986-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5737544A (en) | Link system controller interface linking a PCI bus to multiple other buses | |
| JPS6052458B2 (ja) | 二重化した計算機制御システム | |
| JPS61122703A (ja) | プロセス信号入出力装置 | |
| JP2819516B2 (ja) | 冗長化制御装置 | |
| JPH02199565A (ja) | 主記憶装置 | |
| JPS6385832A (ja) | パリテイチエツク方式 | |
| JPH0324601A (ja) | 制御方法 | |
| JPS63276148A (ja) | デュアルポ−トメモリのパリティチェック方式 | |
| JPS5827221A (ja) | デ−タ処理装置 | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JPH02297650A (ja) | 受信装置 | |
| JPH01113838A (ja) | チエツク方式 | |
| JPH0293854A (ja) | テストアンドセット方式 | |
| JPH05282218A (ja) | データ送信方法 | |
| JPH0535652A (ja) | Ｄｍａコントローラ | |
| JPH02171949A (ja) | Ｄｍａ転送方式 | |
| JPH01234962A (ja) | バス制御方式 | |
| JPH03126149A (ja) | バスシステム診断方式 | |
| JPH02216573A (ja) | ２重化メモリ構成方法 | |
| JPS58139234A (ja) | 信号入力方式 | |
| JPH02142223A (ja) | パリティチェック方式 | |
| TW224530B (en) | New memory examiner | |
| JPH0470660B2 (ja) | ||
| JPS62229452A (ja) | 周辺モジユ−ルアクセス方式 | |
| JPH0528006A (ja) | マイクロプロセツサ監視回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |