JPH0666676B2

JPH0666676B2 - 半導体集積回路装置

Info

Publication number: JPH0666676B2
Application number: JP63195995A
Authority: JP
Inventors: 郁朗増田; 和男加藤; 隆生笹山; 洋二西尾; 茂雄久保木; 将弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: JPH01125022A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路装置に係り、特に、CMOSトラン
ジスタ及びバイポーラトランジスタからなる高速で低消
費電力の半導体集積回路装置に関する。

〔従来の技術〕

従来のCMOSトランジスタのみを使用した論理回路を第１
図に示す。ここでは２入力NANDについて示す。

この２入力NAND回路は２つの並列接続されたPMOSトラン
ジスタ200,201と２つの直列接続されたNMOSトランジス
タ202,203とから構成される。入力204と205が共に“1"
レベルであるとNMOSトランジスタ202,203がオン状態に
なり、PMOSトランジスタ200,201はオフ状態になる。し
たがって出力206は“0"レベルとなる。入力204あるいは
205のどちらか一方が“0"レベルであるとPMOSトランジ
スタ201あるいは、200のどちらか一方がオン状態にな
り、NMOSトランジスタ202あるいは203のどちらか一方が
オフ状態になる。したがって出力206は“1"レベルとな
る。この動作で判るように入力レベルが“1"か“0"レベ
ルに決まると電源207から設置までに導電パスを作るこ
とはない。故にCMOS回路は低消費電力という特徴を有し
ている。しかしMOSトランジスタの伝達コンダクタンス
がバイポーラトランジスタに比して小さいため、負荷容
量が大きいとその充放電に時間がかかり、スピードが遅
くなる欠点があった。

第２図は従来のバイポーラトランジスタのみによる２入
力NAND回路を示す。

この２入力NAND回路はマルチエミッタのNPNトランジス
タ（以後NPNと略す）300,NPN301,302,303、ダイオード3
04、それに抵抗305、306、307,308から構成される。入
力309,310が共に“1"レベルの時、NPN300のベース、エ
ミッタ接合は逆バイアスされるので、抵抗305に流れる
ベース電流はNPN301のベース電流となる。したがってNP
N301はオンとなり、抵抗307の非設置側端子電位が上昇
しNPN303はオンとなるので出力311は“0"レベルとな
る。なお、この時、抵抗306の電源312と反対側の端子電
位が低下するのでNPN302はオフとなる。一方、入力309,
310のうちどちらかが“0"レベルの時はNPN300のベー
ス、エミッタ接合に順バイアスされ、抵抗305を流れる
ベース電流は大部分入力309または310に流れ込むのでNP
N300は飽和状態となる。したがってNPN301のベースへは
入力309または310の“0"レベルがほぼそのまま伝達さ
れ、NPN301はオフとなるので、NPN303がオフとなる。一
方抵抗306の電源312と反対側の端子の電位が上昇するの
でNPN302がオンになり、NPN302のエミッタ電流が負荷を
充電し、出力311は“1"レベルとなる。

この様なバイポーラトランジスタ回路では、大きな電流
を低インビーダンス回路に流し込んだり、流し出したり
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路はCMOS回路に比べてかな
り劣る。一方スピードは高い伝達コンダクタンス特性の
ため速いという特徴を有している。

〔発明が解決しようとする課題〕

以上述べてきたCMOS回路、バイポーラ回路の欠点を補う
ために、第３図に示すようなインバータ回路が知られて
いる。このインバータはPMOS50,NMOS51,NPN53,PNPトラ
ンジスタ（以下PNPと略す）54から成る。入力55が“0"
レベルの時、PMOS50はオンとなりNMOS51はオフとなる。
したがってNPN53とPNP54のベース電位が上昇し、NPN53
はオンとなりPNP54はオフとなり、出力56は“1"レベル
となる。入力56が“1"レベルの時、PMOS50はオフとなり
NMOS51はオンとなる。したがってNPN53とPNP54のベース
電位が低下し、NPN53はオフとなりPNP54はオンとなり、
出力56は“0"レベルとなる。

しかし、バイポーラトランジスタの１つにPNP54を用い
ているため、出力信号56の立下りが遅くなるという欠点
があった。これは、PNPはNPNよりも、電流増幅率等の性
能が落ちるためである。

また、IEEE Trans Electron,Devices Vol.ED−16,N
o.11,Nov1969,p945〜951のFig.8には、第10図に示す様
なインバータ回路が記載されている。

このインバータ回路は、PMOSトランジスタ401,NMOSトラ
ンジスタ402,第１のNPNトランジスタ501,第２のNPNトラ
ンジスタ502から構成される。

このインバータ回路では第１及び第２のNPN501,502がオ
フになるとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段がないため該NPN501,502がオフに切換わる時間
が長くなる。そのため第1,第２のNPN501,502がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイッチング時間も遅くなる。

さらに、上記文献のFig.10には、第11図に示す様なイン
バータ回路が記載されている。第11図のインバータ回路
に、NMOSトランジスタ403及びPMOSトランジスタ404を設
けた構成となっている。NMOS403は第１のNPN501がオン
からオフになるとき、ベースに蓄積した寄生電荷を強制
的に抜取る手段であり、PMOS404は第２のNPN502がオン
からオフになるとき、ベースに蓄積した寄生電荷を強制
的に抜き取る手段であり、これらによって第10図のイン
バータ回路には、若干、高速性が得られるが、NMOS403
とPMOS404のゲートが共に入力INに接続されるので入力
容量が大きくなり、回路の高速性が得られないという問
題がある。また、PMOSトランジスタ404は、入力レベル
が“0"でオン状態になるが、このときPMOS404のゲート
・ソース間の電位は、第２のNPN502のIV_BE（例えば、Si
の場合は約0.7V）のみであるので、PMOS404のドレイン
電流IDは殆んど流れず、第２のNPN502のベースに蓄積し
た寄生電荷は、放電されず、回路の高速性が得られない
という問題点も有する。

また、米国特許第4,301,383号には、第12図に示す様な
バッファ回路が記載されている。PMOS601,603,605,NMOS
602,604,NPN701,702で構成される回路であるが、PMOS60
1,NMOS602で構成される第１のインバータ回路の後段
に、PMOS603,PMOS604で構成される第２のインバータ回
路があり、NPN702は２段のインバータ回路を介して駆動
されることになり、遅延が生じて、回路全体としての高
速性が得られないという問題点を有する。

本発明の目的は、以上述べてきたCMOS回路、バイポーラ
トランジスタ回路の欠点を補い、電界効果トランジスタ
及びバイポーラトランジスタからなる高速で低消費電力
の半導体集積回路装置を提供するにある。

〔課題を解決するための手段〕

本発明は、CMOS回路の低消費電力特性及びバイポーラ回
路の高スピード特性に着目し、両ゲートを組合せた複合
回路により高速で低消費電力の回路を得ようとするもの
である。

そのため、TTLゲートで行われているような２個のNPNト
ランジスタを電源端子と接地端子間に直列接続したいわ
ゆるトーテムポール型出力段とCMOS回路からなる論理回
路、バイポーラトランジスタを駆動する回路から成り、
該駆動回路の相補出力を該出力段のバイポーラトランジ
スタのベースに供給することにより、高入力インビーダ
ンス、低出力インビーダンス回路を実現する。この場
合、MOSトランジスタとNPNトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ることができ
る。

上記目的を達成するために、本発明の特徴は、コレクタ
とベースとエミッタとを有し、コレクタが第１の電源端
子に接続され、エミッタが出力端子に接続されている第
１のバイポーラトランジスタと、コレクタとベースとエ
ミッタとを有し、コレクタが上記出力端子に接続され、
エミッタが第２の電源端子に接続されている第２のバイ
ポーラトランジスタと、少なくとも一つの入力端子に印
加される入力信号に応答して、上記第１の電源端子から
上記第１のバイポーラトランジスタのベースへの電流路
を形成する少なくとも１つの他方導電型電界効果トラン
ジスタと、上記入力端子に印加される上記入力信号に応
答して、上記出力端子から上記第２のバイポーラトラン
ジスタのベースへの電流路を形成する少なくとも一方導
電型電界効果トランジスタと、上記第１のバイポーラト
ランジスタのベースに接続され、上記第１のバイポーラ
トランジスタのベースから蓄積電荷を引き抜く第１の電
荷引き抜き素子と、上記第２のバイポーラトランジスタ
のベースに接続され、上記第２のバイポーラトランジス
タのベースから蓄積電荷を引き抜く第２の電荷引抜素子
と、上記入力端子に論理信号を出力するCMOS論理回路が
接続され、上記CMOS論理回路の入力部と上記出力端子の
間に並列に接続されるトランスゲートとを具備すること
にある。

〔実施例〕

以下、本発明を詳細に説明する。

第４図は、トーテムポール出力形インバータ回路を示
す。

第４図に於いて、14は、コレクタが電源端子１に、エミ
ッタが出力端子17に接続される第１のNPNバイポーラト
ランジスタ（以下単に第１のNPNと称す）、15は、コレ
クタが出力端子17に、エミッタが設置電位GNDである固
定電位端子に接続される第２のNPNのバイポーラトラン
ジスタ（以下単に第２のNPNと称す）、10は、ゲートが
入力端子16に、ソース及びドレインがそれぞれ第１のNP
Nのコレクタとベースとに接続されるＰ型絶縁ゲート電
界効果トランジスタ（以下単にPMOSと称す）、11はゲー
トが入力端子16に、ドレイン及びソースが第２のNPNの
コレクタとベースとに接続されるＮ型絶縁ゲート電界効
果トランジスタ（以下単にNMOSと称す）、12及び13は、
第1,第２のNPNのベースとエミッタとの間に設けられる
抵抗である。

表１は本回路の論理動作を示すものである。

入力16が“0"レベルの時、PMOS10がオンとなりNMOS11が
オフとなる。したがって第１のNPN14のベース電位が上
昇し、第１のNPN14はオンとなる。このとき、NMOS11が
オフとなるので第２のNPNのベース15への電流の供給が
止るとともに、第２のNPN15のベース及びNMOS11に蓄積
された蓄積電荷が抵抗13を介して設置電位GNDへ抜取ら
れるので、第２のNPN15は急速にオフになる。

したがって、第１のNPN14のエミッタ電流は図示しない
容量性負荷を充電し、出力17は急速に“1"レベルとな
る。

入力16が“1"レベルの時、PMOS10がオフとなりNMOS11が
オンとなる。このとき、PMOS10がオフとなるので第１の
NPN14のベースへの電流の供給が止まるとともに、第１
のNPN14のベースＢ及びPMOS10に蓄積された蓄積電荷が
抵抗12,NMOS11,NPN15,抵抗13を介して設置電位GNDへ抜
取られるので、第１のNPN14は急速にオフになる。ま
た、NMOS11がオンとなり、ドレインとソースとの間が短
縮されるので、第２のNPN15のベースには出力17からの
電流と、前述した様な第１のNPN14のベース及びPMOS10
に蓄積された蓄積電荷の電流とが共に供給され、第２の
NPN15は急速にオンとなる。したがって、出力17は急速
に“0"レベルとなる。

ここで、抵抗12の働きについて更に述べる。前述した様
に抵抗12は、PMOS10及び第１のNPN14がオンからオフに
切換るとき、PMOS10及び第１のNPN14のベースに蓄積さ
れた蓄積電荷を抜取り、第１のNPN14を急速にオフさせ
る働きと、この抜取った電荷をオンとなったNMOS11を介
して第２のNPNのベースに供給して、第２のNPNを急速に
オンさせる働きとをもつ。

さらに、抵抗12がPMOS10のドレインとNMOS11のドレイン
との間に設けられているので、電源端子１と設置電位GN
Dとの間に導電パスが生じることなく、低消費電力が達
成できる。つまり、仮に抵抗12がPMOS10のドレインとGN
Dとを接続する様に設けられた場合、入力16が“0"レベ
ルのとき、電源端子１とGNDとの間に導電パスが生じ、
常に電流が流れ、消費電力が大きくなる本実施例では導
電パスが生じない。

また、本回路に於いては、抵抗12が出力端子17にも接続
されていることによって、入力16が“0"レベルのとき、
PMOS10と抵抗12とを介して、出力17の電位を電源端子１
の電位まで上昇させることができ、出力のフル振幅化が
図れノイズマージンを十分確保できる。

次に抵抗13の働きについて更に述べる。前述した様に、
抵抗13はNMOS11及び第２のNPN15がオンからオフに切換
るとき、NMOS11及び第２のNPN15のベースに蓄積された
蓄積電荷を抜取り、第２のNPN15を急速にオフさせる働
きを持つ。更に本回路に於いては、入力16が“1"レベル
のとき抵抗13とNMOS11とを介して、出力17を“0"レベル
まで下降させることができ、出力のフル振幅化が図れ、
ノイズマージンを十分確保できる。

また、本回路に於いては、バイポーラトランジスタはNP
Nトランジスタのみを使用するので、スイッチング特性
を一致させやすい。

また、本回路によれば、電流増幅率が低いPNPトランジ
スタを使用していないので、出力信号の立下りが遅くな
ることはなくなり、高速動作可能である。

第５図は、２入力NAND回路である。

第５図に於いて、26は、コレクタが電源端子１に、エミ
ッタが出力端子29に接続される第１のNPN、27は、コレ
クタが出力端子29に、エミッタが接続電位GNDである固
定電位端子に接続される第２のNPN,28は２個の入力端
子、20及び21は、各ゲートがそれぞれ異なる入力端子28
に、各ソース及び各ドレインが、第１のNPN26のコレク
タとベースとの間に並列にそれぞれ接続されるPMOS、22
及び23は、各ゲートがそれぞれ異なる入力端子28に、各
ドレイン及び各ソースが第２のNPN27のコレクタとベー
スとの間に直列にそれぞれ接続されるNMOS、24はPMOS2
0,21のドレイン、第１のNPN26のベースとNMOS22のドレ
イン、出力端子とを接続する抵抗、25は第２のNPN27の
ベースとエミッタとを接続する抵抗である。

表２は本回路の論理動作を示すものである。

まず入力28のどちらかが“0"レベルの時、PMOS20,21の
どちらかがオンとなり、NMOS22,23のどちらかがオフと
なる。したがって第１のNPN26のベース電位が上昇し、
第１のNPN26はオンとなる。このとき、NMOS22,23のうち
どちらかがオフとなるので第２のNPN27のベースへの電
流の供給が止るとともに、第２のNPN27のベース及びNMO
S22,23に蓄積された蓄積電荷が抜取られるので、第２の
NPN27は急速にオフになる。

したがって、第１のNPN26のエミッタ電流は図示しない
容量性負荷を充電し出力29は、急速に“1"レベルとな
る。

入力28の両方が“0"レベルの時、PMOS20,21の両方がオ
ンとなり、NMOS22,23の両方がオフとなる。したがって
動作は上記と同じで出力29は“1"となる。

一方入力28の両方が“1"レベルの時、PMOS20,21の両方
がオフとなり、NMOS22,23の両方がオンとなる。このと
き、PMOS20,21が共にオフとなるので第１のPNP26のベー
スへ電流の供給が止まるとともに、第１のNPN26のベー
ス及びPMOS20,21に蓄積された蓄積電荷が抜取られるの
で、第１のNPN26は急速にオフになる。また、NMOS22,23
がオンとなり、ドレインとソースとの間が短絡されるの
で、第２のNPN27のベースには出力29からの電流と、前
述した様な第１のNPN26のベース及びPMOS20,21に蓄積さ
れた蓄積電荷の電流とが共に供給され第２のNPN27は急
速にオンとなる。したがって、出力29は急速に“0"レベ
ルとなる。

尚、本回路では２入力NAND回路を例にとって説明した
が、３入力NAND、４入力NAND等の一般のｋ入力NAND回路
（ｋ≧２）も構成できる。

また、２入力NOR回路,3入力NOR,4入力NOR等の一般のｋ
入力NOR回路（ｋ≧２）も構成できる。

（実施例１）第６図は本発明の第１の実施例を示す図である。出力部
に第４図に示したインバータ回路を使用したラッチを示
す。

第６図に於いて、42はラッチパルス401の反転を作るCMO
Sインバータ、40はデータ入力400を伝達するトランスフ
ァゲート、43は記憶部を構成するCMOSインバータ、41は
トランスファゲートであり、第４図と同一符号は同一物
及び相当物を示す。

データ入力400をラッチする際にはラッチパルス401を
“1"にする。するとトランスファゲート40は、オンとな
りトランスファゲート41はオフとなりデータが書込まれ
る。その後ラッチパルス401を“0"にするとトランスフ
ァゲート40はオフとなり、トランスファゲート41はオン
となる。したがって、インバータ43,トーテムポール出
力形インバータ及びトランスファゲート41でデータを保
持する。

本実施例によればCMOS駆動段とバイポーラ出力段２段の
最小構成のラッチ回路が実現でき、バッファ回路を用い
ずに高速，低消費電力及び高集積のLSI化が可能とな
る。

本実施例のBiCMOS複合回路としては、第４図の回路を使
用したが後に述べる第７図，第８図，第９図の様なBiCM
OS複合回路を用いることもできる。以下、これらの回路
について説明する。

第７図はインバータ回路である。

本回路は第４図に示す回路に於ける抵抗12を第２のＮ型
絶縁ゲート電界効果トランジスタ（以下単に第２のNMOS
と称す、尚以後NMOS11を第１のNMOSと称す）90に置き換
えた回路である。第２のNMOS90のゲートは入力端子16
に、ドレイン及びソースはそれぞれPMOS10のドレイン、
第２のNPN15のベースとに接続される。第４図と同一符
号は同一物及び相当物を示す。第４図とほぼ同じ動作で
ある。

第４図と異なる点は第１のNPN14がオフになる時、即
ち、入力16が“1"レベルの時、第２のNMOS90がオンにな
り、第１のNPN14及びPMOS10の蓄積電荷が引き抜く点で
ある。第４図では抵抗12がこの働きをしているが、本回
路では第２のNMOS90のソースを第２のNPN15のベースに
接続することにより、さらにベース電流を増加させて第
２のNPN15がオフからオンになるのを速めている。

更に、第４図の回路に於いては、PMOS10がオフからオン
に切換るとき、抵抗12にも電流が流れ、分流して、第１
のNPN14のベース電位の上昇が遅れ、第１のNPN14がオフ
からオンへの切換えが、若干遅れるが、本回路に於いて
は、PMOS10がオフからオンに切換るとき、第２のNMOS90
はオンからオフになり、第２のNMOSのドレインとソース
との間には電流が流れず分流しないので、第１のNPN14
のベース電位が第４図より速く上昇し、第１のNPN14が
オフからオンになるのをより速くすることができる。

本回路をラッチに用いれば、抵抗12を第２のNMOS90で置
換したことによって集積度の向上と高速化が図れ、さら
に、第２のNMOS90のソースを第２のNPN15のベースに接
続することにより、より高速化が達成できる。

第８図はインバータ回路である。

本回路は第７図に示す回路に於ける抵抗13を第２のＰ型
電界効果トランジスタであるＰ型チャンネル接合電界効
果トランジスタ（以下PJEFTと略す）100に置換した例で
ある。PJFET100のゲートは入力端子16にソース及びドレ
インはそれぞれ第２のNPNのベースとエミッタとに接続
される。

第８図に於いて、第４図及び第７図と同一符号は同一物
及び相当物を示す。

第７図の回路と異なる点は第２のNPN15がオンからオフ
になるとき、第２のNPN15がオンからオフになる時、即
ち入力16が“1"から“0"レベルになる時、第２のNPN15
の蓄積電荷を引き抜く時にはPJFET100のオン抵抗が小さ
くなり、第２のNPN15を速くオフにする。また、入力16
が“0"から“1"レベルになる時にはPJFET100がオンから
オフになり、第２のNPN15へのベース供給電流が分流さ
れないので第２のNPN15が速くオンからオフになる。

回路をラッチに用いれば、更に高速化の効果がある。

第９図はインバータ回路である。

本回路は第７図に示す回路に於ける抵抗13を第３のＮ型
絶縁ゲート電界効果トランジスタ（以下単に第３のNMOS
と称す）110に置換した例であり、第４図及び第７図と
同一符号は同一物及び相当物を示す。第３のNMOS110の
ゲートは第１のNPN14のベースに、ドレイン及びソース
はそれぞれ第２のNPN15のベースとエミッタとに接続さ
れる。

第７図の回路と異なる点は第２のNPN15がオンからオフ
になる時、即ち入力16が“1"から“0"レベルの時、第２
のNPN15及び第１のNMOS11の蓄積電荷を第３のNMOS110を
介して抜き取る点である。入力16が“0"レベルの時には
第１のNPN14の高いベース電位が第３のNMOS110のゲート
に加わりこのベース信号に応答して第３のNMOS110がオ
ンとなり、NMOS110のドレイン・ソース間の電流が流
れ、第２のNPN15のベース・エミッタ間を短絡し、蓄積
電荷をより高速に抜き取る。

本回路をラッチに用いれば、抵抗を使用しないので、さ
らに、高集積化ができる効果がある。

また、第11図の従来例と異なり、NMOS110のゲートが入
力に接続されていないので、入力容量が小さくなり、回
路の高速化が図れる。

第７図，第８図，第９図では第４図の変形例としてイン
バータ回路について説明したが、第５図等の多入力NAND
多入力NOR回路や第６図のラッチ回路等への適用も可能
である。

〔発明の効果〕

以上述べた様に本発明によれば、バイポーラトランジス
タの高駆動能力と電界効果トランジスタの低消費電力特
性を兼ね備えた回路を最小段数で構成し、高速，低消費
電力の半導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は従来のCMOS回路図、第２図は従来のTTL回路
図、第３図は従来例であるインバータ回路、第４図はイ
ンバータ回路図、第５図は２入力NAND回路、第６図は本
発明の第１の実施例であるラッチ回路を示す図、第７図
はインバータ回路、第８図はインバータ回路、第９図は
インバータ回路、第10図，第11図及び第12図は従来例の
インバータ回路である。10……PMOSトランジスタ、11,9
0,110……NMOSトランジスタ、12,13……抵抗、14,15…
…NPNトランジスタ、100…ＰチャンネルJFET。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西尾洋二茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者久保木茂雄茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内 (72)発明者岩村将弘茨城県日立市幸町３丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】コレクタとベースとエミッタとを有し、コ
レクタが第１の電源端子に接続され、エミッタが出力端
子に接続されている第１のバイポーラトランジスタと、コレクタとベースとエミッタとを有し、コレクタが上記
出力端子に接続され、エミッタが第２の電源端子に接続
されている第２のバイポーラトランジスタと、少なくとも一つの入力端子に印加される入力信号に応答
して、上記第１の電源端子から上記第１のバイポーラト
ランジスタのベースへの電流路を形成する少なくとも一
つの他方導電型電界効果トランジスタと、上記入力端子に印加される上記入力信号に応答して、上
記出力端子から上記第２のバイポーラトランジスタのベ
ースへの電流路を形成する少なくとも一つの一方導電型
電界効果トランジスタと、上記第１のバイポーラトランジスタのベースに接続さ
れ、上記第１のバイポーラトランジスタのベースから蓄
積電荷を引き抜く第１の電荷引抜素子と、上記第２のバイポーラトランジスタのベースに接続さ
れ、上記第２のバイポーラトランジスタのベースから蓄
積電荷を引き抜く第２の電荷引抜素子と、上記入力端子に論理信号を出力するCMOS論理回路が接続
され、上記CMOS論理回路の入力部と上記出力端子の間に
並列に接続されるトランスファゲートとを具備すること
を特徴とする半導体集積回路装置。