JPH05129928A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05129928A JPH05129928A JP4097672A JP9767292A JPH05129928A JP H05129928 A JPH05129928 A JP H05129928A JP 4097672 A JP4097672 A JP 4097672A JP 9767292 A JP9767292 A JP 9767292A JP H05129928 A JPH05129928 A JP H05129928A
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Abstract
(57)【要約】
【目的】本発明の目的は、従来のＣＭＯＳ回路，バイポ
ーラトランジスタ回路の欠点を補い、電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力のゲート回路を提供することにある。 【構成】バイポーラトランジスタで出力段を構成し、MO
S トランジスタで論理を採ってバイポーラトランジスタ
を駆動するバイポーラＭＯＳ複合回路において、バイポ
ーラトランジスタがオフになる時、トランジスタから蓄
積電荷を抜取り出力信号が電源電位まで振れるように、
バイポーラトランジスタのベース・エミッタ間に入力端
子と接続されないプルアップ手段を設けたことを特徴と
する。 【効果】バイポーラトランジスタがオフになる時、蓄積
電荷を抜き取るのでバイポーラトランジスタがすばやく
オフ状態になり、貫通電流を少なくでき、高速，低消費
電力のバイポーラＭＯＳ複合回路を得ることができる。
ーラトランジスタ回路の欠点を補い、電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力のゲート回路を提供することにある。 【構成】バイポーラトランジスタで出力段を構成し、MO
S トランジスタで論理を採ってバイポーラトランジスタ
を駆動するバイポーラＭＯＳ複合回路において、バイポ
ーラトランジスタがオフになる時、トランジスタから蓄
積電荷を抜取り出力信号が電源電位まで振れるように、
バイポーラトランジスタのベース・エミッタ間に入力端
子と接続されないプルアップ手段を設けたことを特徴と
する。 【効果】バイポーラトランジスタがオフになる時、蓄積
電荷を抜き取るのでバイポーラトランジスタがすばやく
オフ状態になり、貫通電流を少なくでき、高速，低消費
電力のバイポーラＭＯＳ複合回路を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
に関する。
り、特に、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
に関する。
【０００２】
【従来の技術】従来の電界効果トランジスタのみを使用
した論理回路を図１に示す。ここでは２入力ＮＡＮＤに
ついて示す。
した論理回路を図１に示す。ここでは２入力ＮＡＮＤに
ついて示す。
【０００３】この２入力ＮＡＮＤ回路は２つの並列接続
されたＰＭＯＳトランジスタ２００，２０１と２つの直
列接続されたＮＭＯＳトランジスタ２０２，２０３とか
ら構成される。入力２０４と２０５が共に“１”レベル
であるとＮＭＯＳトランジスタ２０２，２０３がオン状
態になり、ＰＭＯＳトランジスタ２００，２０１はオフ
状態になる。したがって出力２０６は“０”レベルとな
る。入力２０４あるいは２０５のどちらか一方が“０”
レベルであるとＰＭＯＳトランジスタ２０１あるいは２
００のどちらか一方がオン状態になり、ＮＭＯＳトラン
ジスタ２０２あるいは２０３のどちらか一方がオフ状態
になる。したがって出力２０６は“１”レベルとなる。
この動作で判るように入力レベルが“１”か“０”レベ
ルに決まると電源２０７から接地までに導電バスを作る
ことはない。故にＣＭＯＳ回路は低消費電力という特長
を有している。しかしＭＯＳトランジスタの伝達コンダ
クタンスがバイポーラトランジスタに比して小さいた
め、負荷容量が大きいとその充放電に時間がかかり、ス
ピードが遅くなる欠点があった。
されたＰＭＯＳトランジスタ２００，２０１と２つの直
列接続されたＮＭＯＳトランジスタ２０２，２０３とか
ら構成される。入力２０４と２０５が共に“１”レベル
であるとＮＭＯＳトランジスタ２０２，２０３がオン状
態になり、ＰＭＯＳトランジスタ２００，２０１はオフ
状態になる。したがって出力２０６は“０”レベルとな
る。入力２０４あるいは２０５のどちらか一方が“０”
レベルであるとＰＭＯＳトランジスタ２０１あるいは２
００のどちらか一方がオン状態になり、ＮＭＯＳトラン
ジスタ２０２あるいは２０３のどちらか一方がオフ状態
になる。したがって出力２０６は“１”レベルとなる。
この動作で判るように入力レベルが“１”か“０”レベ
ルに決まると電源２０７から接地までに導電バスを作る
ことはない。故にＣＭＯＳ回路は低消費電力という特長
を有している。しかしＭＯＳトランジスタの伝達コンダ
クタンスがバイポーラトランジスタに比して小さいた
め、負荷容量が大きいとその充放電に時間がかかり、ス
ピードが遅くなる欠点があった。
【０００４】図２は従来のバイポーラトランジスタのみ
による２入力ＮＡＮＤ回路を示す。この２入力ＮＡＮＤ
回路はマルチエミッタのＮＰＮトランジスタ（以後ＮＰ
Ｎと略す）３００、ＮＰＮ３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３０７，
３０８から構成される。入力３０９，３１０が共に
“１”レベルの時、NPN300のベース，エミッタ接合は逆
バイアスされるので、抵抗３０５に流れるベース電流は
NPN301のベース電流となる。したがってNPN301はオンと
なり、抵抗３０７の非接地側端子電位が上昇しNPN303は
オンとなるので出力３１１は“０”レベルとなる。な
お、この時、抵抗３０６の電源３１２と反対側の端子電
位が低下するのでNPN302はオフとなる。一方、入力３０
９，３１０のうちどちらかが“０”レベルの時はNPN300
のベース，エミッタ接合が順バイアスされ、抵抗３０５
を流れるベース電流は大部分入力３０９または３１０に
流れ込むのでNPN300は飽和状態となる。したがってNPN3
01のベースへは入力３０９または３１０の“０”レベル
がほぼそのまま伝達され、NPN301はオフとなるので、NP
N303がオフとなる。一方抵抗３０６の電源３１２と反対
側の端子の電位が上昇するのでNPN302がオンになり、NP
N302のエミッタ電流が負荷を充電し、出力311は“１”
レベルとなる。
による２入力ＮＡＮＤ回路を示す。この２入力ＮＡＮＤ
回路はマルチエミッタのＮＰＮトランジスタ（以後ＮＰ
Ｎと略す）３００、ＮＰＮ３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３０７，
３０８から構成される。入力３０９，３１０が共に
“１”レベルの時、NPN300のベース，エミッタ接合は逆
バイアスされるので、抵抗３０５に流れるベース電流は
NPN301のベース電流となる。したがってNPN301はオンと
なり、抵抗３０７の非接地側端子電位が上昇しNPN303は
オンとなるので出力３１１は“０”レベルとなる。な
お、この時、抵抗３０６の電源３１２と反対側の端子電
位が低下するのでNPN302はオフとなる。一方、入力３０
９，３１０のうちどちらかが“０”レベルの時はNPN300
のベース，エミッタ接合が順バイアスされ、抵抗３０５
を流れるベース電流は大部分入力３０９または３１０に
流れ込むのでNPN300は飽和状態となる。したがってNPN3
01のベースへは入力３０９または３１０の“０”レベル
がほぼそのまま伝達され、NPN301はオフとなるので、NP
N303がオフとなる。一方抵抗３０６の電源３１２と反対
側の端子の電位が上昇するのでNPN302がオンになり、NP
N302のエミッタ電流が負荷を充電し、出力311は“１”
レベルとなる。
【０００５】この様なバイポーラトランジスタ回路で
は、大きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点があ
る。集積度に関してもバイポーラトランジスタ回路はＣ
ＭＯＳ回路に比べてかなり劣る。一方、スピードは高い
伝達コンダンタンス特性のため速いという特徴を有して
いる。
は、大きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点があ
る。集積度に関してもバイポーラトランジスタ回路はＣ
ＭＯＳ回路に比べてかなり劣る。一方、スピードは高い
伝達コンダンタンス特性のため速いという特徴を有して
いる。
【０００６】
【発明が解決しようとする課題】以上述べてきたＣＭＯ
Ｓ回路，バイポーラ回路の欠点を補うために、図３に示
すようなインバータ回路が知られている。このインバー
タはPMOS50，NMOS51，ＮＰＮ５３，ＰＮＰトランジスタ
(以下ＰＮＰと略す)５４から成る。入力５５が“０”レ
ベルの時、PMOS50はオンとなりNMOS51はオフとなる。し
たがってＮＰＮ５３とＰＮＰ５４のベース電位が上昇
し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとなり、
出力５６は“１”レベルとなる。入力５５が“１”レベ
ルの時、PMOS50はオフとなりNMOS51はオンとなる。した
がってＮＰＮ５３とＰＮＰ５４のベース電位が低下し、
ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、出力
５３は“０”レベルとなる。
Ｓ回路，バイポーラ回路の欠点を補うために、図３に示
すようなインバータ回路が知られている。このインバー
タはPMOS50，NMOS51，ＮＰＮ５３，ＰＮＰトランジスタ
(以下ＰＮＰと略す)５４から成る。入力５５が“０”レ
ベルの時、PMOS50はオンとなりNMOS51はオフとなる。し
たがってＮＰＮ５３とＰＮＰ５４のベース電位が上昇
し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとなり、
出力５６は“１”レベルとなる。入力５５が“１”レベ
ルの時、PMOS50はオフとなりNMOS51はオンとなる。した
がってＮＰＮ５３とＰＮＰ５４のベース電位が低下し、
ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、出力
５３は“０”レベルとなる。
【０００７】しかし、例えば、ＮＰＮ５３がオンになっ
て出力５６が“１”レベルとなった時、出力５６は完全
に電源電位まで上がらず、電源電位−ＶＢＥまでしか上
がらない。ただし、ＶＢＥはＮＰＮ５３のベース・エミ
ッタ間順電圧である。このため、次段の論理ゲートが完
全にオフにならず、次段の論理ゲートでＤＣ電流が流れ
ることがある。また、次段の論理ゲートのＮＭＯＳのゲ
ートには、ゲート・ソース間に電源電圧分が印加されな
いので次段の論理ゲートのＮＭＯＳのオン抵抗が大きく
なり、次段の論理ゲートの高速化の妨げになることがあ
った。
て出力５６が“１”レベルとなった時、出力５６は完全
に電源電位まで上がらず、電源電位−ＶＢＥまでしか上
がらない。ただし、ＶＢＥはＮＰＮ５３のベース・エミ
ッタ間順電圧である。このため、次段の論理ゲートが完
全にオフにならず、次段の論理ゲートでＤＣ電流が流れ
ることがある。また、次段の論理ゲートのＮＭＯＳのゲ
ートには、ゲート・ソース間に電源電圧分が印加されな
いので次段の論理ゲートのＮＭＯＳのオン抵抗が大きく
なり、次段の論理ゲートの高速化の妨げになることがあ
った。
【０００８】また、IEEE Trans Electron Devicos vol.
ＥＤ−１６，No.１１，Nov,1969，ｐ９４５〜９５１の
Fig.８には、図８に示す様なインバータ回路が記載され
ている。
ＥＤ−１６，No.１１，Nov,1969，ｐ９４５〜９５１の
Fig.８には、図８に示す様なインバータ回路が記載され
ている。
【０００９】このインバータ回路はＰＭＯＳトランジス
タ４０１，ＮＭＯＳトランジスタ４０２，第１のＮＰＮ
トランジスタ５０１，第２のＮＰＮトランジスタ５０２
から構成される。
タ４０１，ＮＭＯＳトランジスタ４０２，第１のＮＰＮ
トランジスタ５０１，第２のＮＰＮトランジスタ５０２
から構成される。
【００１０】このインバータ回路では第１及び第２のNP
N501，502 がオフになるとき、ベースに蓄積した寄生電
荷を強制的に抜取る手段がないため該NPN501，502 がオ
フに切換わる時間が長くなる。そのため第１，第２のNP
N501，502 がともにオンとなる状態が長く続き、消費電
力が増加するだけでなくスイッチング時間も遅くなる。
N501，502 がオフになるとき、ベースに蓄積した寄生電
荷を強制的に抜取る手段がないため該NPN501，502 がオ
フに切換わる時間が長くなる。そのため第１，第２のNP
N501，502 がともにオンとなる状態が長く続き、消費電
力が増加するだけでなくスイッチング時間も遅くなる。
【００１１】又、例えば、NPN501がオンになって出力が
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。
【００１２】さらに、上記文献のFig.１０には、図９に
示す様なインバータ回路が記憶されている。図９のイン
バータ回路は、図８のインバータ回路に、ＮＭＯＳトラ
ンジスタ４０３及びＰＭＯＳトランジスタ４０４を設け
た構成となっている。NMOS403 は第１のNPN501がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、PMOS404 は第２のNPN502がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、これらによって図８のインバータ
回路よりは、若干、高速性が得られるが、NMOS403とPMO
S404のゲートが共に入力ＩＮに接続されるので入力容量
が大きくなり、回路の高速性が得られないという問題が
ある。また、ＰＭＯＳトランジスタ４０４は、入力レベ
ルが“０”でオン状態になるが、このときのPMOS404 の
ゲート・ソース間の電位は、第２のNPN502の１ＶBE（例
えば、Ｓｉの場合は約０.７Ｖ)のみであるので、PMOS40
4 のドレイン電極ＩD は殆んど流れず、第２のNPN502の
ベースに蓄積した寄生電荷は、放電されず、回路の高速
性が得られないという問題点も有する。
示す様なインバータ回路が記憶されている。図９のイン
バータ回路は、図８のインバータ回路に、ＮＭＯＳトラ
ンジスタ４０３及びＰＭＯＳトランジスタ４０４を設け
た構成となっている。NMOS403 は第１のNPN501がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、PMOS404 は第２のNPN502がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、これらによって図８のインバータ
回路よりは、若干、高速性が得られるが、NMOS403とPMO
S404のゲートが共に入力ＩＮに接続されるので入力容量
が大きくなり、回路の高速性が得られないという問題が
ある。また、ＰＭＯＳトランジスタ４０４は、入力レベ
ルが“０”でオン状態になるが、このときのPMOS404 の
ゲート・ソース間の電位は、第２のNPN502の１ＶBE（例
えば、Ｓｉの場合は約０.７Ｖ)のみであるので、PMOS40
4 のドレイン電極ＩD は殆んど流れず、第２のNPN502の
ベースに蓄積した寄生電荷は、放電されず、回路の高速
性が得られないという問題点も有する。
【００１３】又、例えば、NPN501がオンになって出力が
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。
【００１４】また、米国特許第4,301,383 号には、図１
０に示す様なバッファ回路が記載されている。PMOS60
1，603，605、NMOS602，604、NPN701，702で構成される
回路であるが、PMOS601，NMOS602で構成される第１のイ
ンバータ回路の後段に、PMOS603，NMOS604で構成される
第２のインバータ回路があり、NPN702は２段のインバー
タ回路を介して駆動されることになり、遅延が生じて、
回路全体としての高速性が得られないという問題点を有
する。
０に示す様なバッファ回路が記載されている。PMOS60
1，603，605、NMOS602，604、NPN701，702で構成される
回路であるが、PMOS601，NMOS602で構成される第１のイ
ンバータ回路の後段に、PMOS603，NMOS604で構成される
第２のインバータ回路があり、NPN702は２段のインバー
タ回路を介して駆動されることになり、遅延が生じて、
回路全体としての高速性が得られないという問題点を有
する。
【００１５】この回路の場合、NPN701がオンになって出
力が“１”レベルになる時、PMOS605 がオンになり、PM
OS605 によって出力レベルは完全に電源電圧まで上昇す
る。従って図３のような問題は生じないが、図１０の回
路を多入力に展開した場合、入力数に等しい数のＰＭＯ
Ｓが必要となり、高集積化の点で欠点があった。又、PM
OS605 は入力に接続されているので入力容量が大きくな
り、回路の高速性の点でも問題がある。
力が“１”レベルになる時、PMOS605 がオンになり、PM
OS605 によって出力レベルは完全に電源電圧まで上昇す
る。従って図３のような問題は生じないが、図１０の回
路を多入力に展開した場合、入力数に等しい数のＰＭＯ
Ｓが必要となり、高集積化の点で欠点があった。又、PM
OS605 は入力に接続されているので入力容量が大きくな
り、回路の高速性の点でも問題がある。
【００１６】本発明の目的は、以上述べてきたＣＭＯＳ
回路，バイポーラトランジスタ回路の欠点を補い、電界
効果トランジスタ及びバイポーラトランジスタからなる
高速で低消費電力のゲート回路を提供することにある。
回路，バイポーラトランジスタ回路の欠点を補い、電界
効果トランジスタ及びバイポーラトランジスタからなる
高速で低消費電力のゲート回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、バイポーラトランジスタで出力段を構成し、MOSト
ランジスタで論理を採るとともに、バイポーラトランジ
スタを駆動する回路を構成したバイポーラＭＯＳ複合回
路において、バイポーラトランジスタがオフになる時、
トランジスタから蓄積電荷を抜取る要素を設けるととも
に出力信号が電源電位まで振れるように、バイポーラト
ランジスタのベース・エミッタ間に入力端子と接続され
ないプルアップ手段を設けたことを特徴とする。
に、バイポーラトランジスタで出力段を構成し、MOSト
ランジスタで論理を採るとともに、バイポーラトランジ
スタを駆動する回路を構成したバイポーラＭＯＳ複合回
路において、バイポーラトランジスタがオフになる時、
トランジスタから蓄積電荷を抜取る要素を設けるととも
に出力信号が電源電位まで振れるように、バイポーラト
ランジスタのベース・エミッタ間に入力端子と接続され
ないプルアップ手段を設けたことを特徴とする。
【００１８】
【作用】バイポーラトランジスタで出力段を構成し、Ｍ
ＯＳトランジスタで論理を採るとともにバイポーラトラ
ンジスタを駆動する回路を構成したバイポーラＭＯＳ複
合回路において、バイポーラトランジスタがオフになる
時、トランジスタから蓄積電荷を抜き取る要素を設ける
ことによって、バイポーラトランジスタがすばやくオフ
状態になり、貫通電流を少なくでき、高速，低消費電力
なバイポーラMOS複合回路を得ることができる。又、バ
イポーラトランジスタのベース・エミッタ間にプルアッ
プ手段を設けることによって、出力レベルを完全に電源
電圧まで上げることができ、次段の論理ゲートの低電力
化，高速化に寄与できる。
ＯＳトランジスタで論理を採るとともにバイポーラトラ
ンジスタを駆動する回路を構成したバイポーラＭＯＳ複
合回路において、バイポーラトランジスタがオフになる
時、トランジスタから蓄積電荷を抜き取る要素を設ける
ことによって、バイポーラトランジスタがすばやくオフ
状態になり、貫通電流を少なくでき、高速，低消費電力
なバイポーラMOS複合回路を得ることができる。又、バ
イポーラトランジスタのベース・エミッタ間にプルアッ
プ手段を設けることによって、出力レベルを完全に電源
電圧まで上げることができ、次段の論理ゲートの低電力
化，高速化に寄与できる。
【００１９】又、プルアップ手段が入力端子と接続され
ていないので、回路の入力容量を小さくでき、高速化に
寄与できる。
ていないので、回路の入力容量を小さくでき、高速化に
寄与できる。
【００２０】
【実施例】以下、本発明を実施例によって詳細に説明す
る。
る。
【００２１】（実施例１）図４は、トーテムポール出力
形インバータ回路を示す。
形インバータ回路を示す。
【００２２】図４に於いて、１４は、コレクタが電源端
子１に、エミッタが出力端子１７に接続される第１のＮ
ＰＮバイポーラトランジスタ(以下単に第１のＮＰＮと
称す)、１５は、コレクタが出力端子１７に、エミッタ
が接地電位ＧＮＤである固定電位端子に接続される第２
のＮＰＮのバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、１０は、ゲートが入力端子１６に、ソー
ス及びドレインがそれぞれ第１のＮＰＮのコレクタとベ
ースとに接続されるＰ型絶縁ゲート電界効果トランジス
タ（以下単にＰＭＯＳと称す）、１１は、ゲートが入力
端子１６に、ドレイン及びソースが第２のＮＰＮのコレ
クタとベースとに接続されるＮ型絶縁ゲート電界効果ト
ランジスタ（以下単にＮＭＯＳと称す）、１２及び１３
は、第１，第２のＮＰＮのベースとエミッタとの間に設
けられる抵抗である。
子１に、エミッタが出力端子１７に接続される第１のＮ
ＰＮバイポーラトランジスタ(以下単に第１のＮＰＮと
称す)、１５は、コレクタが出力端子１７に、エミッタ
が接地電位ＧＮＤである固定電位端子に接続される第２
のＮＰＮのバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、１０は、ゲートが入力端子１６に、ソー
ス及びドレインがそれぞれ第１のＮＰＮのコレクタとベ
ースとに接続されるＰ型絶縁ゲート電界効果トランジス
タ（以下単にＰＭＯＳと称す）、１１は、ゲートが入力
端子１６に、ドレイン及びソースが第２のＮＰＮのコレ
クタとベースとに接続されるＮ型絶縁ゲート電界効果ト
ランジスタ（以下単にＮＭＯＳと称す）、１２及び１３
は、第１，第２のＮＰＮのベースとエミッタとの間に設
けられる抵抗である。
【００２３】表１は本実施例の論理動作を示すものであ
る。
る。
【００２４】
【表１】
【００２５】入力１６が“０”レベルの時、PMOS10がオ
ンとなりNMOS11がオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、NMOS11がオフとなるので第２のＮＰＮ
のベース１５への電流の供給が止るとともに、第２のＮ
ＰＮ１５のベース及びNMOS11に蓄積された蓄積電荷が抵
抗１３を介して接地電位ＣＮＤへ抜取られるので、第２
のＮＰＮ１５は急速にオフになる。
ンとなりNMOS11がオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、NMOS11がオフとなるので第２のＮＰＮ
のベース１５への電流の供給が止るとともに、第２のＮ
ＰＮ１５のベース及びNMOS11に蓄積された蓄積電荷が抵
抗１３を介して接地電位ＣＮＤへ抜取られるので、第２
のＮＰＮ１５は急速にオフになる。
【００２６】したがって、第１のＮＰＮ１４のエミッタ
電流は図示しない容量性負荷を充電し出力１７は急速に
“１”レベルとなる。
電流は図示しない容量性負荷を充電し出力１７は急速に
“１”レベルとなる。
【００２７】入力１６が“１”レベルの時、PMOS10がオ
フとなりNMOS11がオンとなる。このとき、PMOS10がオフ
となるので第１のＮＰＮ１４のベースへの電流の供給が
止まるとともに、第１のＮＰＮ１４のベースＢ及びPMOS
10に蓄積された蓄積電荷が抵抗１２，NMOS11，NPN15 ，
抵抗１３を介して接地電位ＧＮＤへ抜取られるので、第
１のＮＰＮ１４は急速にオフになる。また、NMOS11がオ
ンとなり、ドレインとソースとの間が短絡されるので、
第２のＮＰＮ１５のベースには出力１７からの電流と、
前述した様な第１のＮＰＮ１４のベース及びPMOS10に蓄
積された蓄積電荷の電流とが共に供給され、第２のＮＰ
Ｎ１５は急速にオンとなる。したがって、出力１７は急
速に“０”レベルとなる。
フとなりNMOS11がオンとなる。このとき、PMOS10がオフ
となるので第１のＮＰＮ１４のベースへの電流の供給が
止まるとともに、第１のＮＰＮ１４のベースＢ及びPMOS
10に蓄積された蓄積電荷が抵抗１２，NMOS11，NPN15 ，
抵抗１３を介して接地電位ＧＮＤへ抜取られるので、第
１のＮＰＮ１４は急速にオフになる。また、NMOS11がオ
ンとなり、ドレインとソースとの間が短絡されるので、
第２のＮＰＮ１５のベースには出力１７からの電流と、
前述した様な第１のＮＰＮ１４のベース及びPMOS10に蓄
積された蓄積電荷の電流とが共に供給され、第２のＮＰ
Ｎ１５は急速にオンとなる。したがって、出力１７は急
速に“０”レベルとなる。
【００２８】ここで、抵抗１２の働きについて更に述べ
る。前述した様に抵抗１２は、PMOS10及び第１のＮＰＮ
１４がオンからオフに切換わるとき、PMOS10及び第１の
ＮＰＮ１４のベースに蓄積された蓄積電荷を抜取り、第
１のＮＰＮ１４を急速にオフさせる働きと、この抜取っ
た電荷をオンとなったNMOS11を介して第２のNPNのベー
スに供給して、第２のＮＰＮを急速にオンさせる働きと
を持つ。
る。前述した様に抵抗１２は、PMOS10及び第１のＮＰＮ
１４がオンからオフに切換わるとき、PMOS10及び第１の
ＮＰＮ１４のベースに蓄積された蓄積電荷を抜取り、第
１のＮＰＮ１４を急速にオフさせる働きと、この抜取っ
た電荷をオンとなったNMOS11を介して第２のNPNのベー
スに供給して、第２のＮＰＮを急速にオンさせる働きと
を持つ。
【００２９】さらに、抵抗１２がPMOS10のドレインとNM
OS11のドレインとの間に設けられているので、電源端子
１と接地電位ＧＮＤとの間に導電バスが生じることな
く、低消費電力が達成できる。つまり、仮に抵抗１２が
PMOS10のドレインとＧＮＤとを接続する様に設けられた
場合、入力１６が“０”レベルのとき、電源端子１とＧ
ＮＤとの間に導電バスが生じ、常に電流が流れ、消費電
力が大きくなるが本実施例では導電バスが生じない。
OS11のドレインとの間に設けられているので、電源端子
１と接地電位ＧＮＤとの間に導電バスが生じることな
く、低消費電力が達成できる。つまり、仮に抵抗１２が
PMOS10のドレインとＧＮＤとを接続する様に設けられた
場合、入力１６が“０”レベルのとき、電源端子１とＧ
ＮＤとの間に導電バスが生じ、常に電流が流れ、消費電
力が大きくなるが本実施例では導電バスが生じない。
【００３０】また、本実施例に於いては、抵抗１２が出
力端子１７にも接続されていることによって、入力１６
が“０”レベルのとき、PMOS10と抵抗１２（電位伝達手
段）とを介して、出力１７の電位を電源端子１の電位ま
で上昇させることができ、出力のフル振幅化が図れノイ
ズマージンを十分確保できる。
力端子１７にも接続されていることによって、入力１６
が“０”レベルのとき、PMOS10と抵抗１２（電位伝達手
段）とを介して、出力１７の電位を電源端子１の電位ま
で上昇させることができ、出力のフル振幅化が図れノイ
ズマージンを十分確保できる。
【００３１】また、次段の論理ゲートのＰＭＯＳが完全
にオフになるので次段の論理ゲートでＤＣ電流が流れる
ことがなく低消費電力化に寄与する。また、次段の論理
ゲートのＮＭＯＳのゲートにはゲート，ソース間に電源
電圧分印加されるので、次段の論理ゲートのＮＭＯＳの
オン抵抗が小さくなり、次段の論理ゲートの高速化に寄
与する。
にオフになるので次段の論理ゲートでＤＣ電流が流れる
ことがなく低消費電力化に寄与する。また、次段の論理
ゲートのＮＭＯＳのゲートにはゲート，ソース間に電源
電圧分印加されるので、次段の論理ゲートのＮＭＯＳの
オン抵抗が小さくなり、次段の論理ゲートの高速化に寄
与する。
【００３２】又、抵抗１２は入力端子に接続されていな
いので、入力容量の増加を招かない。
いので、入力容量の増加を招かない。
【００３３】次に抵抗１３の働きについて更に述べる。
前述した様に抵抗１３はNMOS11及び第２のＮＰＮ１５が
オンからオフに切替るとき、NMOS11及び第２のＮＰＮ１
５のベースＢに蓄積された蓄積電荷を抜取り、第２のＮ
ＰＮ１５を急速にオフさせる働きを持つ。更に本実施例
においては、入力１６が“１”レベルのとき抵抗１３と
NMOS11とを介して、出力１７を“０”レベルまで下降さ
せることができ、ノイズマージンを十分確保できる。ま
た、上述と同様な効果が次段の論理ゲートで得られる。
前述した様に抵抗１３はNMOS11及び第２のＮＰＮ１５が
オンからオフに切替るとき、NMOS11及び第２のＮＰＮ１
５のベースＢに蓄積された蓄積電荷を抜取り、第２のＮ
ＰＮ１５を急速にオフさせる働きを持つ。更に本実施例
においては、入力１６が“１”レベルのとき抵抗１３と
NMOS11とを介して、出力１７を“０”レベルまで下降さ
せることができ、ノイズマージンを十分確保できる。ま
た、上述と同様な効果が次段の論理ゲートで得られる。
【００３４】また、本実施例においては、バイポーラト
ランジスタはＮＰＮトランジスタのみ使用するのでスイ
ッチング特性を一致させやすい。
ランジスタはＮＰＮトランジスタのみ使用するのでスイ
ッチング特性を一致させやすい。
【００３５】なお、NMOS11，バイポーラトランジスタ１
５及び抵抗１３からなる部分を論理回路におけるダブル
ダウン回路あるいはスイッチング手段とみなすことがで
きるのは容易に理解できるであろう。
５及び抵抗１３からなる部分を論理回路におけるダブル
ダウン回路あるいはスイッチング手段とみなすことがで
きるのは容易に理解できるであろう。
【００３６】（実施例２）図５は本発明の第２の実施例
となる２入力ＮＡＮＤ回路である。
となる２入力ＮＡＮＤ回路である。
【００３７】図５に於いて、２６は、コレクタが電源端
子１に、エミッタが出力端子２９が接続される第１のＮ
ＰＮ、２７は、コレクタが出力端子２９に、エミッタが
接地電位ＧＮＤである固定電位端子に接続される第２の
ＮＰＮ、２８は２個の入力端子、２０及び２１は、各ゲ
ートがそれぞれ異なる入力端子２８に、各ソース及び各
ドレインが、第１のＮＰＮ２６のコレクタとベースとの
間に並列にそれぞれ接続されるＰＭＯＳ、２２及び２３
は、各ゲートがそれぞれ異なる入力端子２８に、各ドレ
イン及び各ソースが第２のＮＰＮ２７のコレクタとベー
スとの間に直列にそれぞれ接続されるＮＭＯＳ、２４は
PMOS20，21のドレイン、第１のNPN26 のベースとNMOS22
のドレイン、出力端子とを接続する抵抗、２５は第２の
NPN27 のベースとエミッタとを接続する抵抗である。
子１に、エミッタが出力端子２９が接続される第１のＮ
ＰＮ、２７は、コレクタが出力端子２９に、エミッタが
接地電位ＧＮＤである固定電位端子に接続される第２の
ＮＰＮ、２８は２個の入力端子、２０及び２１は、各ゲ
ートがそれぞれ異なる入力端子２８に、各ソース及び各
ドレインが、第１のＮＰＮ２６のコレクタとベースとの
間に並列にそれぞれ接続されるＰＭＯＳ、２２及び２３
は、各ゲートがそれぞれ異なる入力端子２８に、各ドレ
イン及び各ソースが第２のＮＰＮ２７のコレクタとベー
スとの間に直列にそれぞれ接続されるＮＭＯＳ、２４は
PMOS20，21のドレイン、第１のNPN26 のベースとNMOS22
のドレイン、出力端子とを接続する抵抗、２５は第２の
NPN27 のベースとエミッタとを接続する抵抗である。
【００３８】表２は本実施例の論理動作を示すものであ
る。
る。
【００３９】
【表２】
【００４０】まず入力２８のどちらかが“０”レベルの
時、PMOS20，21のどちらかがオンとなり、NMOS22，23の
どちらかがオフとなる。したがって第１のＮＰＮ２６の
ベース電位が上昇し、第１のＮＰＮ２６はオンとなる。
このとき、NMOS22，23のうちどちらかがオフとなるので
第２のＮＰＮ２７のベースへの電流の供給が止るととも
に、第２のＮＰＮ２７のベース及びNMOS22，23に蓄積さ
れた蓄積電荷が抜取られるので、第２のＮＰＮ２７は急
速にオフになる。
時、PMOS20，21のどちらかがオンとなり、NMOS22，23の
どちらかがオフとなる。したがって第１のＮＰＮ２６の
ベース電位が上昇し、第１のＮＰＮ２６はオンとなる。
このとき、NMOS22，23のうちどちらかがオフとなるので
第２のＮＰＮ２７のベースへの電流の供給が止るととも
に、第２のＮＰＮ２７のベース及びNMOS22，23に蓄積さ
れた蓄積電荷が抜取られるので、第２のＮＰＮ２７は急
速にオフになる。
【００４１】したがって、第１のＮＰＮ２６のエミッタ
電流は図示しない容量性負荷を充電し出力２９は、急速
に“１”レベルとなる。
電流は図示しない容量性負荷を充電し出力２９は、急速
に“１”レベルとなる。
【００４２】入力２８の両方が“０”レベルの時、PMOS
20，21の両方がオンとなり、NMOS22，23の両方がオフと
なる。したがって動作は上記と同じで出力２９は“１”
となる。
20，21の両方がオンとなり、NMOS22，23の両方がオフと
なる。したがって動作は上記と同じで出力２９は“１”
となる。
【００４３】一方入力２８の両方が“１”レベルの時、
PMOS20，21の両方がオフとなり、NMOS22，23の両方がオ
ンとなる。このとき、PMOS20，21が共にオフとなるの
で、第１のＮＰＮ２６のベースへ電流の供給が止まると
ともに、第１のNPN26 のベース及びPMOS20，21に蓄積さ
れた蓄積電荷が抜取られるので、第１のNPN26 は急速に
オフになる。また、NMOS22，23がオンとなり、ドレイン
とソースとの間が短絡されるので、第２のＮＰＮ２７の
ベースには出力２９からの電流と、前述した様な第１の
ＮＰＮ２６のベース及びPMOS20，21に蓄積された蓄積電
荷の電流とが共に供給され第２のＮＰＮ２７は急速にオ
ンとなる。したがって、出力２９は急速に“０”レベル
となる。
PMOS20，21の両方がオフとなり、NMOS22，23の両方がオ
ンとなる。このとき、PMOS20，21が共にオフとなるの
で、第１のＮＰＮ２６のベースへ電流の供給が止まると
ともに、第１のNPN26 のベース及びPMOS20，21に蓄積さ
れた蓄積電荷が抜取られるので、第１のNPN26 は急速に
オフになる。また、NMOS22，23がオンとなり、ドレイン
とソースとの間が短絡されるので、第２のＮＰＮ２７の
ベースには出力２９からの電流と、前述した様な第１の
ＮＰＮ２６のベース及びPMOS20，21に蓄積された蓄積電
荷の電流とが共に供給され第２のＮＰＮ２７は急速にオ
ンとなる。したがって、出力２９は急速に“０”レベル
となる。
【００４４】本実施例に於いても、第１の実施例と同様
な効果が達成できる。NMOS22，23、バイポーラトランジ
スタ２７，抵抗２５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。
な効果が達成できる。NMOS22，23、バイポーラトランジ
スタ２７，抵抗２５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。
【００４５】尚、本実施例では２入力ＮＡＮＤ回路を例
にとって説明したが、３入力NAND，４入力ＮＡＮＤ等の
一般のｋ入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。又、多入力になっても抵抗の数を増やす必要は
ない。
にとって説明したが、３入力NAND，４入力ＮＡＮＤ等の
一般のｋ入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。又、多入力になっても抵抗の数を増やす必要は
ない。
【００４６】（実施例３）図６は本発明の第３の実施例
となる２入力ＮＯＲ回路である。
となる２入力ＮＯＲ回路である。
【００４７】図６に於いて、３６は、コレクタが電源端
子１に、エミッタが出力端子３９に接続される第１のＮ
ＰＮ、３７は、コレクタが出力端子３９に、エミッタが
接地電位ＧＮＤに接続される第２のＮＰＮ、３８は２個
の入力端子、３０及び３１は、各ゲートがそれぞれ異な
る入力端子３８に、各ソース及び各ドレインが、第１の
ＮＰＮ３６のコレクタとベースとの間に直列にそれぞれ
接続されるＰＭＯＳ，３２及び３３は、各ゲートがそれ
ぞれ異なる入力端子３８に、各ドレイン及び各ソースが
第２のＮＰＮ３７のコレクタとベースとの間に並列にそ
れぞれ接続されるＮＭＯＳ、３４はPMOS31のドレインと
NMOS32，33のドレイン，出力端子３９とを接続する抵
抗、３５は第２のＮＰＮ３７のベースとエミッタとを接
続する抵抗である。
子１に、エミッタが出力端子３９に接続される第１のＮ
ＰＮ、３７は、コレクタが出力端子３９に、エミッタが
接地電位ＧＮＤに接続される第２のＮＰＮ、３８は２個
の入力端子、３０及び３１は、各ゲートがそれぞれ異な
る入力端子３８に、各ソース及び各ドレインが、第１の
ＮＰＮ３６のコレクタとベースとの間に直列にそれぞれ
接続されるＰＭＯＳ，３２及び３３は、各ゲートがそれ
ぞれ異なる入力端子３８に、各ドレイン及び各ソースが
第２のＮＰＮ３７のコレクタとベースとの間に並列にそ
れぞれ接続されるＮＭＯＳ、３４はPMOS31のドレインと
NMOS32，33のドレイン，出力端子３９とを接続する抵
抗、３５は第２のＮＰＮ３７のベースとエミッタとを接
続する抵抗である。
【００４８】表３は本実施例の論理動作を示すものであ
る。
る。
【００４９】
【表３】
【００５０】まず入力３８が両方が“０”レベルの時、
PNOS30，31の両方にオンとなり、NMOS32，33の両方がオ
フとなる。したがって第１のＮＰＮ３６のベース電位が
上昇し、第１のＮＰＮ３６はオンとなる。このとき、NM
OS32，３３が共にオフとなるので第２のＮＰＮ３７のベ
ースへの電流の供給が止まるとともに、第２のＮＰＮ３
７のベース及びNMOS32，33に蓄積された蓄積電荷が抜取
られるので、第２のＮＰＮ３７は急速にオフになる。
PNOS30，31の両方にオンとなり、NMOS32，33の両方がオ
フとなる。したがって第１のＮＰＮ３６のベース電位が
上昇し、第１のＮＰＮ３６はオンとなる。このとき、NM
OS32，３３が共にオフとなるので第２のＮＰＮ３７のベ
ースへの電流の供給が止まるとともに、第２のＮＰＮ３
７のベース及びNMOS32，33に蓄積された蓄積電荷が抜取
られるので、第２のＮＰＮ３７は急速にオフになる。
【００５１】したがって、第１のＮＰＮ３６のエミッタ
電流は図示しない容量性負荷を充電し出力３９は急速に
“１”レベルとなる。
電流は図示しない容量性負荷を充電し出力３９は急速に
“１”レベルとなる。
【００５２】入力３８のどちらかが“１”レベルの時、
PMOS30，31のどちらかがオフとなり、NMOS32，33のどち
らかがオンとなる。このとき、PMOS30，31のどちらかが
オフとなるので第１のＮＰＮ３６のベースへの電流の供
給が止まるとともに、第１のＮＰＮ３６のベース及びPM
OS30，31のうちどちらかに蓄積された蓄積電荷が抜取ら
れるので、第１のＮＰＮ３６は急速にオフになる。ま
た、NMOS32，33のどちらかがオンとなり、ドレインとソ
ースとの間が短絡されるので、第２のNPN37 のベースに
は出力３９からの電流と、前述した様な第１のNPN36 の
ベース及びPMOS30，31のうちどちらかに蓄積された蓄積
電荷の電流とが共に供給され、第２のＮＰＮ３７は急速
にオンとなる。したがって、出力３９は急速に“０”レ
ベルとなる。
PMOS30，31のどちらかがオフとなり、NMOS32，33のどち
らかがオンとなる。このとき、PMOS30，31のどちらかが
オフとなるので第１のＮＰＮ３６のベースへの電流の供
給が止まるとともに、第１のＮＰＮ３６のベース及びPM
OS30，31のうちどちらかに蓄積された蓄積電荷が抜取ら
れるので、第１のＮＰＮ３６は急速にオフになる。ま
た、NMOS32，33のどちらかがオンとなり、ドレインとソ
ースとの間が短絡されるので、第２のNPN37 のベースに
は出力３９からの電流と、前述した様な第１のNPN36 の
ベース及びPMOS30，31のうちどちらかに蓄積された蓄積
電荷の電流とが共に供給され、第２のＮＰＮ３７は急速
にオンとなる。したがって、出力３９は急速に“０”レ
ベルとなる。
【００５３】入力３８の両方が“１”レベルの時、PMOS
30，31の両方がオフとなり、NMOS32，33の両方がオンと
なる。したがって動作は上記と同じで出力３９は“０”
レベルとなる。
30，31の両方がオフとなり、NMOS32，33の両方がオンと
なる。したがって動作は上記と同じで出力３９は“０”
レベルとなる。
【００５４】本実施例に於いても、第１の実施例と同様
な効果が達成できる。NMOS32，33、バイポーラトランジ
スタ３７，抵抗３５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。
な効果が達成できる。NMOS32，33、バイポーラトランジ
スタ３７，抵抗３５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。
【００５５】尚、本実施例では２入力ＮＯＲ回路を例に
とって説明したが、３入力ＮＯＲ，４入力ＮＯＲ等の一
般のｋ入力ＮＯＲ回路（ｋ≧２）に、本発明は適用でき
る。又、多入力になっても抵抗の数を増やす必要はな
い。
とって説明したが、３入力ＮＯＲ，４入力ＮＯＲ等の一
般のｋ入力ＮＯＲ回路（ｋ≧２）に、本発明は適用でき
る。又、多入力になっても抵抗の数を増やす必要はな
い。
【００５６】（実施例４）図７は本発明の第４の実施例
となる、出力部に図４に示したインバータ回路を使用し
たラッチを示す。
となる、出力部に図４に示したインバータ回路を使用し
たラッチを示す。
【００５７】図７に於いて、４２はラッチパルス４０１
の反転を作るＣＭＯＳインバータ、４０はデータ入力４
００を伝達するトランスファゲート、４３は記憶部を構
成するＣＭＯＳインバータ、４１はトランスファゲート
であり、図４と同一符号は同一物及び相当物を示す。
の反転を作るＣＭＯＳインバータ、４０はデータ入力４
００を伝達するトランスファゲート、４３は記憶部を構
成するＣＭＯＳインバータ、４１はトランスファゲート
であり、図４と同一符号は同一物及び相当物を示す。
【００５８】データ入力４００をラッチする際にはラッ
チパルス４０１を“１”にする。するとトランスファゲ
ート４０は、オンとなりトランスファゲート４１はオフ
となりデータを書込まれる。その後ラッチパルス４０１
を“０”にするとトランスファゲート４０はオフとな
り、トランスファゲート４１はオンとなる。したがって
インバータ４３，トーテムポール出力形インバータ及び
トランスファゲート４１でデータを保持する。
チパルス４０１を“１”にする。するとトランスファゲ
ート４０は、オンとなりトランスファゲート４１はオフ
となりデータを書込まれる。その後ラッチパルス４０１
を“０”にするとトランスファゲート４０はオフとな
り、トランスファゲート４１はオンとなる。したがって
インバータ４３，トーテムポール出力形インバータ及び
トランスファゲート４１でデータを保持する。
【００５９】本実施例によればＣＭＯＳ駆動段とバイポ
ーラ出力段２段の最小構成のラッチ回路及びＣＭＯＳ回
路でBiCMOS回路をあるいはBiCMOS回路でＣＭＯＳ回路を
駆動するという回路方式が実現でき、高速，低消費電力
及び高集積のＬＳＩ化が可能となる。
ーラ出力段２段の最小構成のラッチ回路及びＣＭＯＳ回
路でBiCMOS回路をあるいはBiCMOS回路でＣＭＯＳ回路を
駆動するという回路方式が実現でき、高速，低消費電力
及び高集積のＬＳＩ化が可能となる。
【００６０】
【発明の効果】以上述べた様に本発明によれば、バイポ
ーラトランジスタの高駆動能力と電界効果トランジスタ
の低消費電力特性を兼ね備えた回路を最小段階で構成
し、高速，低消費電力の半導体集積回路装置を得ること
ができる。
ーラトランジスタの高駆動能力と電界効果トランジスタ
の低消費電力特性を兼ね備えた回路を最小段階で構成
し、高速，低消費電力の半導体集積回路装置を得ること
ができる。
【図１】従来のＣＭＯＳ回路図。
【図２】従来のＴＴＬ回路図。
【図３】従来例であるインバータ回路図。
【図４】本発明の第１の実施例であるインバータ回路。
【図５】本発明の第２の実施例である２入力ＮＡＮＤ回
路。
路。
【図６】本発明の第３の実施例である２入力ＮＯＲ回
路。
路。
【図７】本発明の第４の実施例であるラッチ回路。
【図８】従来例のインバータ回路。
【図９】従来例のインバータ回路。
【図１０】従来例のインバータ回路。
１０…ＰＭＯＳトランジスタ、１１，９０，１１０，１
２３…ＮＭＯＳトランジスタ、１２，１３…抵抗、１
４，１５…ＮＰＮトランジスタ、１００…ＰチャネルＪ
ＦＥＴ、１２５，１２６…ショットキーバリヤダイオー
ド付ＮＰＮトランジスタ。
２３…ＮＭＯＳトランジスタ、１２，１３…抵抗、１
４，１５…ＮＰＮトランジスタ、１００…ＰチャネルＪ
ＦＥＴ、１２５，１２６…ショットキーバリヤダイオー
ド付ＮＰＮトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 久保木 茂雄 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内
Claims (6)
- 【請求項１】第１の電位に接続された第１導電型のコレ
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段を具備し、 前記第１の電界効果トランジスタのゲートとスイッチン
グ手段が入力端子に接続されていることを特徴とする半
導体集積回路装置。 - 【請求項２】クレーム１において、前記第１の電界効果
トランジスタが第２導電型であることを特徴とする半導
体集積回路装置。 - 【請求項３】クレーム１において、前記電位伝達手段が
抵抗から成ることを特徴とする半導体集積回路装置。 - 【請求項４】クレーム１において、前記第１のバイポー
ラトランジスタがターンオフする時、前記スイッチング
手段がターンオンし、前記第１のバイポーラトランジス
タがターンオンする時、前記スイッチング手段がターン
オフするように、前記第１のバイポーラトランジスタと
前記スイッチング手段が相補的に動作することを特徴と
する半導体集積回路装置。 - 【請求項５】第１の電位に接続された第１導電型のコレ
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段と、 前記出力端子と入力端子の間に接続されたフィードバッ
ク手段を具備し、 前記第１の電界効果トランジスタのゲート及び前記スイ
ッチング手段が、前記入力端子に接続されていることを
特徴とする半導体集積回路装置。 - 【請求項６】第１の電位に接続された第１導電型のコレ
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段と、 入力端子に出力信号を出力するＣＭＯＳ回路を具備し、 前記第１の電界効果トランジスタのゲート及びスイッチ
ング手段が、前記入力端子に接続されていることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097672A JPH0752834B2 (ja) | 1992-04-17 | 1992-04-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097672A JPH0752834B2 (ja) | 1992-04-17 | 1992-04-17 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119815A Division JPH0783252B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129928A true JPH05129928A (ja) | 1993-05-25 |
| JPH0752834B2 JPH0752834B2 (ja) | 1995-06-05 |
Family
ID=14198516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097672A Expired - Lifetime JPH0752834B2 (ja) | 1992-04-17 | 1992-04-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752834B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
-
1992
- 1992-04-17 JP JP4097672A patent/JPH0752834B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752834B2 (ja) | 1995-06-05 |
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