JPH04120929A - ディジタルデータ伝送同期回路 - Google Patents
ディジタルデータ伝送同期回路Info
- Publication number
- JPH04120929A JPH04120929A JP2241959A JP24195990A JPH04120929A JP H04120929 A JPH04120929 A JP H04120929A JP 2241959 A JP2241959 A JP 2241959A JP 24195990 A JP24195990 A JP 24195990A JP H04120929 A JPH04120929 A JP H04120929A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- coincidence
- pulse
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジクル伝送に関し、特にディジクルデー
ク伝送における同期回路に関するものである。
ク伝送における同期回路に関するものである。
従来の同期回路では、第２図に示すように、同１υ１ピ
ツ１−検出回路２１と、一致・不一・数構出回路２３と
、保護回路２４と、パルス生成回路２５から成っていた
。入力端子１から入力された入力信号のデータ列中の同
期ビット位置は、同期ビット検出回路２１で検出される
。そして、一致・不一致検出回路２３により、同期ピッ
１−検出回路２１からの出力信号とパイナリカウンク形
式で形成されるパルス生成回路２５からのフレーム同期
用パルス２８とのタイミングの一致・不一致の検出が行
われる。そして、それら信号の前方の保護膜数分の不一
致が連続した場合は、同期はずれ状態となる。また、同
期ビット検出回路２で同期ビットが検出された場合、パ
ルス生成回路２５では、保護回路２４からのりセント信
号２９によりリセッＩ・される。一致・不一致検出回路
２３では、入力データ列中の同期ヒント位置と、パルス
生成回路２４からの信号のフレー１、同期パルス位置を
合わせる。そして、フレーム同期用パルス２８と同期ビ
ットの一致が後方の保護膜数分だけ連続した場合、同期
状態としていた。
ツ１−検出回路２１と、一致・不一・数構出回路２３と
、保護回路２４と、パルス生成回路２５から成っていた
。入力端子１から入力された入力信号のデータ列中の同
期ビット位置は、同期ビット検出回路２１で検出される
。そして、一致・不一致検出回路２３により、同期ピッ
１−検出回路２１からの出力信号とパイナリカウンク形
式で形成されるパルス生成回路２５からのフレーム同期
用パルス２８とのタイミングの一致・不一致の検出が行
われる。そして、それら信号の前方の保護膜数分の不一
致が連続した場合は、同期はずれ状態となる。また、同
期ビット検出回路２で同期ビットが検出された場合、パ
ルス生成回路２５では、保護回路２４からのりセント信
号２９によりリセッＩ・される。一致・不一致検出回路
２３では、入力データ列中の同期ヒント位置と、パルス
生成回路２４からの信号のフレー１、同期パルス位置を
合わせる。そして、フレーム同期用パルス２８と同期ビ
ットの一致が後方の保護膜数分だけ連続した場合、同期
状態としていた。
この従来の同期回路では、信号の前方の保護膜数分の不
一致を検出すると、同期はずれ状態となる。また、同期
ヒラ１−を検出した場合は、パルス生成回路をリセット
し、信Ｂの後方の保護膜数分の一致を検出して同期状態
となる。このため、同期状態において、データ列の位相
がずれたような場合、同期復帰するのに時間がかかると
いう欠点があった。
一致を検出すると、同期はずれ状態となる。また、同期
ヒラ１−を検出した場合は、パルス生成回路をリセット
し、信Ｂの後方の保護膜数分の一致を検出して同期状態
となる。このため、同期状態において、データ列の位相
がずれたような場合、同期復帰するのに時間がかかると
いう欠点があった。
本発明の目的は、このような欠点を解消し、同期状態で
データ列がずれたような場合でも、同期復帰するのに時
間がかからないディジタルデータ伝送同期回路を提供す
ることにある。
データ列がずれたような場合でも、同期復帰するのに時
間がかからないディジタルデータ伝送同期回路を提供す
ることにある。
本発明のディジタルデータ伝送同期回路は、入力信号の
同期ビットを検出する同期ピッ１〜検出回路と、前記同
期ビットと生成したフレーム同期パルスとの一致・不一
致を検出し、検出された信号の前方及び後方保護を計数
して前記フレーム同期パルスを変化させる第１及び第２
同期部とを有し、 先に同期状態となった前記第１または第２同期部が、対
応する前記第２または第１同期部にリセット信号を送出
して相手側を非同期とする。
同期ビットを検出する同期ピッ１〜検出回路と、前記同
期ビットと生成したフレーム同期パルスとの一致・不一
致を検出し、検出された信号の前方及び後方保護を計数
して前記フレーム同期パルスを変化させる第１及び第２
同期部とを有し、 先に同期状態となった前記第１または第２同期部が、対
応する前記第２または第１同期部にリセット信号を送出
して相手側を非同期とする。
また本発明のディジタルデータ伝送同期回路は、入力信
号の同期ビットを検出する同期ビット検出回路と、前記
同期ピッ１−と生成されたフレーム同３１Ｊ］パルスと
の一致・不一致が検出された信号を受け、この信号の前
方及び後方保護を計数して前記フレーム同期パルスを変
化させる保護回路を各々備える第１及び第２同期部とを
有し、先に同期状態となった前記第１または第２同期部
保護回路が、対応する前記第２または第１同期部の保護
回路に対してリセット信号を送出して相手側を非同期と
する。
号の同期ビットを検出する同期ビット検出回路と、前記
同期ピッ１−と生成されたフレーム同３１Ｊ］パルスと
の一致・不一致が検出された信号を受け、この信号の前
方及び後方保護を計数して前記フレーム同期パルスを変
化させる保護回路を各々備える第１及び第２同期部とを
有し、先に同期状態となった前記第１または第２同期部
保護回路が、対応する前記第２または第１同期部の保護
回路に対してリセット信号を送出して相手側を非同期と
する。
更に本発明のディジタルデータ伝送同期回路は、入力信
号の同期ビットを検出する同期ビット検出回路と、フレ
ーム同期パルスを生成する第１及び第２のパルス生成回
路と、前記同期ビットと前記第１のパルス生成回路のフ
レーム同期パルスとの一致・不一致を検出する第１の一
致・不一致回路と、前記同期ビットと前記第２のパルス
生成回路のフレーム同期パルスとの一致・不一致を検出
する第２の一致・不一致回路と、前記第１の一致・不一
致回路で検出された信号の前方及び後方保護を計数し、
前記第１のパルス生成回路のフレーム同期パルスを変化
させる第１の保護回路と、前記第２の一致・不一致検出
回路で検出された信号の前方及び後方保護を計数し、前
記第２のパルス生成回路のフレーム同期パルスを変化さ
せる第２の保ａｋ回路とを有し、 先に同期状態となった前記第１または第２の保護回路が
、対応する前記第２または第１の保護回路にリセット信
号を送出するごとにより相手側を非同期状態とする。
号の同期ビットを検出する同期ビット検出回路と、フレ
ーム同期パルスを生成する第１及び第２のパルス生成回
路と、前記同期ビットと前記第１のパルス生成回路のフ
レーム同期パルスとの一致・不一致を検出する第１の一
致・不一致回路と、前記同期ビットと前記第２のパルス
生成回路のフレーム同期パルスとの一致・不一致を検出
する第２の一致・不一致回路と、前記第１の一致・不一
致回路で検出された信号の前方及び後方保護を計数し、
前記第１のパルス生成回路のフレーム同期パルスを変化
させる第１の保護回路と、前記第２の一致・不一致検出
回路で検出された信号の前方及び後方保護を計数し、前
記第２のパルス生成回路のフレーム同期パルスを変化さ
せる第２の保ａｋ回路とを有し、 先に同期状態となった前記第１または第２の保護回路が
、対応する前記第２または第１の保護回路にリセット信
号を送出するごとにより相手側を非同期状態とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路ブロック図である
。
。
このディジタルデータ伝送同Ｊυ１回路は、同期ビット
検出回路２と、第１同期部１０と、第２同期部１１とか
ら成る。第１同期部１０ば、パルス生成回路３ａと、一
致・不一致検出回路４ａと、保護回路５ａとを有し、第
２同期部１１は、パルス生成回路３ｂと、一致・不一致
検出回路４ｂと、保護回路５ｂとを有している。
検出回路２と、第１同期部１０と、第２同期部１１とか
ら成る。第１同期部１０ば、パルス生成回路３ａと、一
致・不一致検出回路４ａと、保護回路５ａとを有し、第
２同期部１１は、パルス生成回路３ｂと、一致・不一致
検出回路４ｂと、保護回路５ｂとを有している。
同期ビット検出回路２は、入力端子１から入力された入
力信号のデータ列中の同期ピッＩ・を検出し、一致・不
一致検出回路４ａ、４ｂに送出する。
力信号のデータ列中の同期ピッＩ・を検出し、一致・不
一致検出回路４ａ、４ｂに送出する。
一致・不一致検出回路４ａ、４ｂば、各々、同期ピント
検出回路２からの同期ビットとパルス生成回路３ａ、３
ｂからのフレーム同期パルスとの一致・不一致を検出す
る。
検出回路２からの同期ビットとパルス生成回路３ａ、３
ｂからのフレーム同期パルスとの一致・不一致を検出す
る。
保護回路５ａ、５ｂは、各々、一致・不一致検出回路４
ａ、４ｂからの出力信最に対して前方及び後方保護を計
数する。また、非同期状態では、パルス生成回路３ａ、
３ｂの位相を変化させる。
ａ、４ｂからの出力信最に対して前方及び後方保護を計
数する。また、非同期状態では、パルス生成回路３ａ、
３ｂの位相を変化させる。
また、同期状態では、同期状態となった側の保護回路が
相手側の保護回路にリセッＩ・信叶１２を送出する。そ
して、相手側の保護回路を非同期の状態とする。
相手側の保護回路にリセッＩ・信叶１２を送出する。そ
して、相手側の保護回路を非同期の状態とする。
パルス生成回路３ａ、３ｂは、各々、保護回路５、ａ、
５ｂで制御され、一致・不一致検出回路４ａ、４ｂに対
してバイナリカウンタ形式でフレーム同期パルスを送出
する。
５ｂで制御され、一致・不一致検出回路４ａ、４ｂに対
してバイナリカウンタ形式でフレーム同期パルスを送出
する。
次に、本実施例の動作について説明する。同期はずれの
状態では、入力端子１がら入力された入力信号のデータ
列中の同期ビットば、同期ビン１へ検出回路２により検
出される。この同期ビット検出回路２で検出された同期
ビットは、各々の一致・不一致検出回路４ａ、４ｂによ
り、各々のパルス生成回路３ａ、３ｂからのフレーム同
期パルスとの一致・不一致が検出される。そして、各々
の保護回路５ａ、５ｂは、一致・不一致検出回路４ａ、
４ｂの出力信号の後方の保護膜数分の一致を先に検出し
た方の保護回路５ａまたは５ｂが同１υ１状態となる。
状態では、入力端子１がら入力された入力信号のデータ
列中の同期ビットば、同期ビン１へ検出回路２により検
出される。この同期ビット検出回路２で検出された同期
ビットは、各々の一致・不一致検出回路４ａ、４ｂによ
り、各々のパルス生成回路３ａ、３ｂからのフレーム同
期パルスとの一致・不一致が検出される。そして、各々
の保護回路５ａ、５ｂは、一致・不一致検出回路４ａ、
４ｂの出力信号の後方の保護膜数分の一致を先に検出し
た方の保護回路５ａまたは５ｂが同１υ１状態となる。
先に同期状態となった例えば一方の保護回路５ａは、他
方の保護回路５ｂに対してリセット信号１２を送出する
。これにより、他方の保護回路５ｂは同期はずれ状態に
固定され、常にパルス生成回路３ｂの位相を変化させ、
フレーム同期の−・致・不一致を検出している状態とな
る。
方の保護回路５ｂに対してリセット信号１２を送出する
。これにより、他方の保護回路５ｂは同期はずれ状態に
固定され、常にパルス生成回路３ｂの位相を変化させ、
フレーム同期の−・致・不一致を検出している状態とな
る。
次に、同期状態において、入力端子１から入力される入
力信号のデータ列の位相がずれた場合、同期状態が確定
している方の一致・不一致検出回路４ａにより、パルス
生成回路３ａから出力されるフレーム同期用パルスとの
不一致が検出される。
力信号のデータ列の位相がずれた場合、同期状態が確定
している方の一致・不一致検出回路４ａにより、パルス
生成回路３ａから出力されるフレーム同期用パルスとの
不一致が検出される。
そして、保護回路５ａは、前方保護状態に入り、保護段
数を越える不一致を検出した場合は、同期はずれ状態と
する。また、この時、他方の保護回路５ｂに対するリセ
ット信号は解除される。この状態において、同期状態と
なっていない一致・不一致検出回路４ｂでは、パルス生
成回路３ｂからのフレーム同期用パルスとの一致をパル
ス生成回路３ａと別の位相で検出している場合、すくに
、後方保護状態に入り、保護回路５ｂで後方保護膜数分
の一致を検出し、同期状態となる。そして、もう一方の
保護回路５ａに対してリセット信号を送出する。
数を越える不一致を検出した場合は、同期はずれ状態と
する。また、この時、他方の保護回路５ｂに対するリセ
ット信号は解除される。この状態において、同期状態と
なっていない一致・不一致検出回路４ｂでは、パルス生
成回路３ｂからのフレーム同期用パルスとの一致をパル
ス生成回路３ａと別の位相で検出している場合、すくに
、後方保護状態に入り、保護回路５ｂで後方保護膜数分
の一致を検出し、同期状態となる。そして、もう一方の
保護回路５ａに対してリセット信号を送出する。
以上説明したように本発明のディジタルデータ伝送同期
回路は、入力信号の同期ビットを検出する同期ピッ１−
検出回路と、バイナリカウンタ形式で形成されフレーム
パルスを出力するパルス生成回路を２系統と、これらの
パルス生成回路の各々の出力と同期ビット検出回路出力
との一致・不一致を検出する一致・不一致検出回路を２
系統と、各一致・不一致回路の出力信号に対し、前方及
び後方保護を計数する保護回路を２系統有し、先に同期
状態となった一方の保護回路が、他方の保護回路に対し
、保護回路をリセットすることにより、同期はずれの状
態とする。
回路は、入力信号の同期ビットを検出する同期ピッ１−
検出回路と、バイナリカウンタ形式で形成されフレーム
パルスを出力するパルス生成回路を２系統と、これらの
パルス生成回路の各々の出力と同期ビット検出回路出力
との一致・不一致を検出する一致・不一致検出回路を２
系統と、各一致・不一致回路の出力信号に対し、前方及
び後方保護を計数する保護回路を２系統有し、先に同期
状態となった一方の保護回路が、他方の保護回路に対し
、保護回路をリセットすることにより、同期はずれの状
態とする。
以上説明したように本発明は、この一致・不一致検出回
路が前方保護中に、他方の一致・不一致検出回路が一致
を検出した場合でも後方保護を開始するため、同期がは
ずれてから同期復帰までの時間を短くできるという効果
がある。
路が前方保護中に、他方の一致・不一致検出回路が一致
を検出した場合でも後方保護を開始するため、同期がは
ずれてから同期復帰までの時間を短くできるという効果
がある。
第１図は、本発明の一実施例を示す回路ブロック図であ
り、 第２図は、従来の技術の一例を示す回路ブロック図であ
る。 ２・・・・・同期ビット検出回路 ３ａ、３ｂ・・・パルス生成回路 ４ａ、４ｂ・・・一致・不一致検出回路５ａ、５’ｂ・
・・保護回路 １２・・・・・リセット信号 代理人 弁理士 岩 佐 義 幸 ■
り、 第２図は、従来の技術の一例を示す回路ブロック図であ
る。 ２・・・・・同期ビット検出回路 ３ａ、３ｂ・・・パルス生成回路 ４ａ、４ｂ・・・一致・不一致検出回路５ａ、５’ｂ・
・・保護回路 １２・・・・・リセット信号 代理人 弁理士 岩 佐 義 幸 ■
Claims (3)
- （１）入力信号の同期ビットを検出する同期ビット検出
回路と、前記同期ビットと生成したフレーム同期パルス
との一致・不一致を検出し、検出された信号の前方及び
後方保護を計数して前記フレーム同期パルスを変化させ
る第１及び第２同期部とを有し、 先に同期状態となった前記第１または第２同期部が、対
応する前記第２または第１同期部にリセット信号を送出
して相手側を非同期とするディジタルデータ伝送同期回
路。 - （２）入力信号の同期ビットを検出する同期ビット検出
回路と、前記同期ビットと生成されたフレーム同期パル
スとの一致・不一致が検出された信号を受け、この信号
の前方及び後方保護を計数して前記フレーム同期パルス
を変化させる保護回路を各々備える第１及び第２同期部
とを有し、先に同期状態となった前記第１または第２同
期部保護回路が、対応する前記第２または第１同期部の
保護回路に対してリセット信号を送出して相手側を非同
期とするディジタルデータ伝送同期回路。 - （３）入力信号の同期ビットを検出する同期ビット検出
回路と、フレーム同期パルスを生成する第１及び第２の
パルス生成回路と、前記同期ビットと前記第１のパルス
生成回路のフレーム同期パルスとの一致・不一致を検出
する第１の一致・不一致回路と、前記同期ビットと前記
第２のパルス生成回路のフレーム同期パルスとの一致・
不一致を検出する第２の一致・不一致回路と、前記第１
の一致・不一致回路で検出された信号の前方及び後方保
護を計数し、前記第１のパルス生成回路のフレーム同期
パルスを変化させる第１の保護回路と、前記第２の一致
・不一致検出回路で検出された信号の前方及び後方保護
を計数し、前記第２のパルス生成回路のフレーム同期パ
ルスを変化させる第２の保護回路とを有し、 先に同期状態となった前記第１または第２の保護回路が
、対応する前記第２または第１の保護回路にリセット信
号を送出することにより相手側を非同期状態とするディ
ジタルデータ伝送同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241959A JPH04120929A (ja) | 1990-09-12 | 1990-09-12 | ディジタルデータ伝送同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241959A JPH04120929A (ja) | 1990-09-12 | 1990-09-12 | ディジタルデータ伝送同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120929A true JPH04120929A (ja) | 1992-04-21 |
Family
ID=17082122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241959A Pending JPH04120929A (ja) | 1990-09-12 | 1990-09-12 | ディジタルデータ伝送同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120929A (ja) |
-
1990
- 1990-09-12 JP JP2241959A patent/JPH04120929A/ja active Pending
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