JPH0341959B2 - - Google Patents

Description

【発明の詳細な説明】

技術分野 本発明は、舞台用またはスタジオ用などの調光
装置に関する。 背景技術 調光装置は、操作部によつて設定された複数の
照明負荷の照明レベルの実現や、複数の照明負荷
の照明レベルの集合である場面（シーン）の相互
移行を実現する装置であり、操作部での操作を忠
実に、円滑にかつ時間的な遅れなしに実現する必
要がある。 近年、単一の調光装置において制御される照明
負荷あるいは調光ユニツト（調光装置からの調光
信号にもとづき照明負荷への電源電圧を位相制御
して照明負荷の照明レベルを制御する装置）の数
が増加しており、いかに調光演算を速く処理し応
答のよい装置を実現するかが問題となつてきた。 従来例として、通常のコンピユータのハードウ
エア構成をそのまま利用した調光装置２１があげ
られる。このような調光装置２１の演算部の構成
および動作については第８図を参照して説明す
る。 調光装置２１において、シーンＡのチヤンネル
（前記調光ユニツトに同義）毎の照明レベルAiが
格納されるメモリ２２には、チヤンネル数分のレ
ベルデータが格納でき、アドレス信号端子ADへ
の入力により一チヤンネル(i)が選択され、出力制
御入力端子OEをアクテイブにすることにより、
データ出力端子DTよりレベルデータAiが出力さ
れる。 シーンＢのチヤンネル毎の照明レベルBiが格
納されたメモリ２３には、メモリ２２と同じ形態
で別のデータが格納されている。フエードの進行
値が格納されたメモリ２４において、データは単
一なのでアドレス入力はない。端子OE入力がア
クテイブになるとデータが出力される点は同様で
ある。 出力部２５はチヤンネル毎の演算結果である出
力レベルを保持する。アドレス信号端子ADへの
入力によりチヤンネル(i)が選択され、書込み制御
入力端子WEがアクテイブになると、そのときの
データ入力端子DTに与えられたデータを取込み
保持する。 演算器（ALU）２６は加算、論理和、論理積
など基本的な演算を行なう。端子ｘ、ｙは演算さ
れる一対のデータが入力され、それぞれ書込み制
御入力端子Ｉ１，Ｉ２への信号によつて取込まれ
る。端子ｚは演算結果、たとえばｘ＋ｙのデータ
出力端子である。端子３は端子ｚの出力制御信号
の入力端子である。 データ処理の都合上、データを一時記憶するた
めのメモリ２７は、アドレス入力端子AD、デー
タ入力端子DT、書込み制御入力WEの入力端子、
読出し制御入力端子OEの入力端子を備える。 デコーダ２８の端子Ｏ１〜Ｏ９は出力端子であ
る。入力端子ADには後述のリードオンリメモリ
（ROM）からのアドレス信号が与えられる。た
とえばメモリ２２，２３および出力部２５のAD
入力にはAD0〜AD7の８ビツトが与えられ、メ
モリ２７のAD入力にはAD8〜AD9の２ビツトが
与えられ、デコーダ２８はAD10〜AD12の３ビ
ツトが与えられる。ST入力はST0〜ST1の２ビ
ツトで、次の表のようにデコードされる。デコー
ドされたデータによつて、第１表に示すような各
種の動作を行なう。たとえば２４→２７はメモリ
２４からメモリ２７に読込むということである。

【表】 演算のためのプロセスを制御するプログラムが
格納されたROM（リードオンリメモリ）２９が
設けられる。ADはアドレス入力端子、DTはデ
ータ出力端子である。アドレス入力には、１つず
つ順番に増えるプログラムカウンタ３０からのデ
ータが入力される。その出力はROM２９のデー
タ内容によつて決まる。ROM２９のデータ出力
は、前述のＡ０〜Ａ１０およびST０，ST１とし
てデコーダ２８およびメモリ２２，２３，２７、
出力部２５に与えられる。 カウンタ３０と発振器３１とが設けられる。発
振器３１の出力は、カウンタ３０のクロツク入力
端子CKに与えられる。メモリ２２〜２４、出力
部２５およびメモリ２７のデータ入出力端子DT
と演算器２６の端子ｘ、ｙ、ｚとは、それぞれデ
ータ入力または出力端子で、全て同一のデータラ
イン３２でつながつている。 この構成において、第９図のフローチヤートと
なるようROM２９にプログラムしておくことに
よつて、フエード演算が行なわれる。 第１２図のステツプｎ１ではメモリ２２から一
チヤンネル(i)における照明データAiを読出し、
またステツプｎ２では前記照明データBiから出
発して到達すべき場面の照明データAiを読出す。
次に前記フエード操作の進行の程度を指示するフ
エード進行データＦをメモリ２４からステツプｎ
３において読出す。次にステツプｎ４では演算器
２６において、 Oi＝Bi＋Ｆ（Ai−Bi） …(1) で示される演算を行なう。ステツプｎ５において
上記第１式の演算結果Oiをメモリ２７の当該ア
ドレスにストアする。次にこの時点でのチヤンネ
ル番号ｉが＋１インクリメントされ、すなわちチ
ヤンネル番号（ｉ＋１）に関して上述したような
ステツプｎ１〜ｎ５からなる処理を行なう。この
ようにしてチヤンネル数だけ演算が行なわれる。 この従来例では、このように１チヤンネル分の
フエード演算を行なうのに多くのステツプを要す
る。 この従来例に限らず、コンピユータの構成をそ
のまま利用した場合は、各要素のデータラインが
共通になつているので、データのやりとりの経路
がプログラム次第でどのようにも設定でき汎用的
である反面、時分割でデータのやりとりをしなく
てはならないので、処理のステツプが多くなる。
仮に演算器２６として乗算器を備えたとしても、
１チヤンネル分の演算処理に最低７ステツプ程度
はかかつてしまうことが知られている。各構成要
素の応答速度から、１ステツプの時間には一定の
限界があるので、この演算時間はフエード演算に
要するステツプ数に比例する。 この調光装置２１では、調光演算を時分割され
た制御部の制御で行なうため演算時間が長い。実
際、この調光装置２１では数十調光ユニツト毎
に、調光演算用の制御部（CPU、図示せず）を
もつた調光演算専用の回路を有する構成が必要と
なり、装置全体が大型で複雑となつている。 次にフエードの進行に従う照明レベルに関して
説明する。各調光ユニツトに関しては、２つのシ
ーンＡ，Ｂにおけるその調光ユニツトの照明レベ
ルが、それぞれAd，Bdのとき、シーンＢからシ
ーンＡへのフエードによるその調光ユニツトの照
明レベル変化は、線形が理想である。すなわち傾
斜（Ad−Bd）、切片Bdから成る直線で、 Bd＋Ｆ（Ad−Bd） …(2) と表わされる。 舞台照明などにおいては、上記各調光ユニツト
に関する照明レベル変化の他に、複数の調光ユニ
ツトに関して舞台上で合成された照明レベルの変
化（光合成と称する）も考える必要がある。たと
えば一方調光ユニツトには赤色の光の照明負荷、
他方調光ユニツトには緑色の光の照明負荷がつな
がれている場合を想定する。シーンＡでは赤色の
照明負荷が点灯しており、シーンＢでは緑色の照
明負荷が同レベルで点灯する設定になつているよ
うな場合、シーンＢからシーンＡへのフエードで
舞台上が緑色から緑と赤の中間色を経て赤色へ、
照明レベルの変化なしに移つていくことが理想で
ある。 調光ユニツトの特性、負荷の特性および目の特
性などを考慮して、フエードによつて同時に起る
上記２種類の照明レベルの変化をスムーズにする
ために、最近アツプダウンフエードという制御が
考えだされてきた。従来例２の調光装置２１の調
光演算は、このアツプダウンフエードの制御を行
なうことができる。すなわちアツプフエード用の
フエード進行値が格納されたメモリと、ダウンフ
エード用のフエード進行値が格納されたメモリと
をもつ構成とし、照明データAi，Biを読込んだ
後、この両者を比較して、Ai＞Biならばアツプ
フエード用メモリを、Ai＜Biならばダウンフエ
ード用メモリを読込む動作をする。このときアツ
プダウンフエードの制御のために、照明データ
Ai，Biの比較のための数ステツプが必要となつ
てしまい、演算時間がのびてしまう。 目 的 本発明の目的は、上述の技術的課題を解消し、
フエード演算を格段に高速化することができる調
光装置を提供することである。 発明の構成 上記目的を実現するための本発明の構成は、照
明負荷のチヤンネル毎のフエード開始時の照明レ
ベルデータと、フエード終了後の照明レベルデー
タと、チヤンネル毎のフエード進行データとを出
力する制御手段と、 フエード開始時の照明レベルデータを各チヤン
ネルに対応したアドレスにストアする第１メモリ
と、 フエード終了後の照明レベルデータを各チヤン
ネルに対応したアドレスにストアする第２メモリ
と、 チヤンネル毎の照明レベルの変化状態を規定す
る１つまたは複数種類のフエード進行データを各
チヤンネルに対応したアドレスにストアする第３
メモリと、 第１、第２および第３メモリに記憶されている
チヤンネル毎のフエード開始時の照明レベルデー
タ、フエード終了後の照明レベルデータおよび１
つまたは複数種類のチヤンネル毎のフエード進行
データによりフエード演算を行い、演算結果であ
る各チヤンネル毎の調光出力レベルデータを出力
する演算手段と、 第１、第２および第３メモリに共通にアドレス
データを出力してチヤンネル毎のフエード開始時
の照明レベルデータ、フエード終了後の照明レベ
ルデータおよびフエード進行データを演算手段に
出力せしめるアドレスデータ発生手段と、 演算手段からの調光出力レベルデータに基づい
て各チヤンネル毎の調光ユニツトにその出力レベ
ルを制御する調光信号を出力する調光信号出力手
段とを含み、 制御手段はフエード開始時の照明レベルデー
タ、フエード終了後の照明レベルデータおよび１
つまたは複数のフエード進行フエードを第１、第
２および第３メモリに設定し、チヤンネル毎に１
つまたは複数のフエード進行データのいずれか１
つを選択するようにしたことを特徴とする調光装
置である。 本発明の調光装置に従えば、照明負荷の或るチ
ヤンネルでフエードを行おうとする場合、制御手
段は第１、第２および第３メモリにフエード開始
時の照明レベルデータと、フエード終了後の照明
レベルデータと、フエードの際の照明レベルの変
化状態を規定する１つまたは複数種類のフエード
進行データとをストアする。またチヤンネル毎に
１つまたは複数のフエード進行データのいずれか
１つを第３メモリにおいて選択する。 一方、アドレスデータ発生手段は、前記第１、
第２および第３メモリに共通にアドレスデータを
出力してチヤンネル毎のフエード開始時の照明レ
ベルデータ、フエード終了後の照明レベルデータ
およびフエード進行データを演算手段に出力せし
め、演算手段においてフエード演算を実行する。
演算手段からの演算結果である各チヤンネル毎の
調光出力レベルデータに基づいて、調光信号出力
手段は各チヤンネル毎の調光ユニツトに調光信号
を出力する。 したがつて前記制御手段は、フエードの前後の
照明レベルデータやフエード進行データを第１〜
第３メモリにストアし、１つまたは複数種類のフ
エード進行データのいずれか１つを選択する制御
を行う。この制御に引続く第１〜第３メモリから
の各データの出力と、各出力データを用いて行わ
れるフエード演算とは、アドレスデータ発生手段
からのアドレスデータに基づいて回路構成で行わ
れる。これにより制御手段が前記第１〜第３メモ
リからのデータの読出し処理と演算処理とをソフ
トウエアで行う必要が解消され、フエード演算が
格段に高速化される。 実施例 第１図は本発明の基本的構成を示すブロツク図
である。調光装置４０は、基本的には調光レベル
データを入力する操作部４１と、各チヤンネル毎
の現在の照明レベルがストアされる第１メモリ４
２と、各チヤンネル毎のクロスフエード終了後の
照明レベルがストアされる第２メモリ４３と各チ
ヤンネル毎のフエード進行データがストアされる
第３メモリ４４と、操作部４１からの入力信号に
基づいて第１、第２および第３メモリ４２，４
３，４４への各データを設定するたとえばCPU
（中央処理装置）などとして実現される制御手段
である第１制御部４５と、第１、第２および第３
メモリ４２，４３，４４からのデータに基づいて
フエード演算を行なうフエード演算部４６と、フ
エード演算部４６からの演算結果である調光出力
レベルに基づいて各調光ユニツトｕ１，ｕ２，
…，unにその照明レベルを制御する調光信号を
出力する調光信号出力手段である調光信号出力部
４７と、フエード演算部４６を制御するアドレス
データ発生手段である第２制御部４８とを含む。 第２図は第１図におけるフエード演算部４６に
関連した具体的な構成を示すブロツク図である。
第１制御部４５からのアドレス信号はアドレス出
力端子ADから切換回路５０，５１，５２を介し
て第１、第２および第３メモリ４２，４３，４４
の各アドレス入力端子ADに与えられる。また第
１制御部４５の前記アドレスの上位ビツトはデコ
ーダ５３に与えられ、また第１制御部４５から書
込み制御信号が出力端子WRからデコーダ５３に
与えられ、デコーダ５３では前記アドレスの上位
ビツトと、書込み制御信号とを合わせてデコード
し、デコーダ５３からの出力は第１、第２および
第３メモリ４２，４３，４４の書込み制御入力端
子WEにそれぞれ与えられる。また第１制御部４
５からの調光データは、第１制御部４５のデータ
出力端子DDから第１、第２および第３メモリ４
２，４３，４４のデータ入力端子DIにそれぞれ
与えられる。 この第２図においては、フエード演算部４６を
制御する第２制御部４８はカウンタ５４によつて
実現される。このカウンタ５４には、発振器９６
からクロツク信号がクロツク入力端子CKに与え
られる。 カウンタ５４の最上ビツトの出力端子Ｑ０は、
ANDゲート５５の一方の入力端子に接続される。
カウンタ５４の出力端子Ｑ１〜Ｑ８は、アドレス
出力端子であつて、この出力端子Ｑ１〜Ｑ８は切
換回路５０，５１，５２を介してそれぞれ第１、
第２および第３メモリ４２，４３，４４に接続さ
れる。カウンタ５４の最上ビツトの出力端子Ｑ９
は、切換回路５０，５１，５２に切換信号を導出
するとともに、ANDゲート５５の他方の入力端
子に接続され、また第１制御部４５に接続されて
いる。カウンタ５４の出力端子Ｑ９が論理「０」
であるときには、切換回路５０の共通接点ｐ１は
個別接点ｑ１と導通し、切換回路５１の共通接点
ｐ２は個別接点ｑ３と導通し、切換回路５２の共
通接点ｐ３は個別接点ｑ５と導通する。これによ
つて第１制御部４５から第１、第２および第３メ
モリ４２，４３，４４に必要な調光データが書込
まれる。 カウンタ５４の出力端子Ｑ９が論理「０」であ
るときには、切換回路５０の共通接点ｐ１は個別
接点ｑ２と導通し、切換回路５１の共通接点ｐ２
は個別接点ｑ４と導通し、切換回路５２の共通接
点ｐ３は個別接点ｑ６と導通する。これによつて
第１メモリ４２のデータ出力端子DOからフエー
ド演算部４６のアドレス入力端子Ａに現在の照明
レベルデータが与えられ、また第２メモリ４３の
データ出力端子DOからフエード演算部４６の入
力端子Ｂにクロスフエード後の照明レベルデータ
が与えられ、さらに第３メモリ４４のデータ出力
端子DOからフエード演算部４６のフエードデー
タ入力端子Ｆにフエード進行データが入力され
る。これによつてフエード演算制御が行なわれ
る。 フエード進行値は１つ１つのチヤンネル毎に違
つた値を設定することができ、フエード演算にお
いてもその値を用いてチヤンネル毎のフエード演
算を行なう。したがつて第１制御部４５の設定す
るデータ次第でチヤンネル毎にバラバラに変化す
る複雑なフエードを行なうことができる。なお
ANDゲート５５は第１、第２および第３メモリ
４２，４３，４４へのデータ設定のタイミングで
は調光信号出力部４７のデータ保持を禁止するた
めのものである。 以下に調光装置４０の動作を説明する。操作部
４１の操作に基づいて、第１制御部４５はデコー
ダ５３を介して、第１〜第３メモリ４２〜４４を
書込み動作可能な状態に設定し、各切換え回路５
０〜５２を個別接点ｑ１，ｑ３，ｑ５側に接続す
る。第１制御部４５はアドレスデータADとデー
タDTとを出力し、第１および第２メモリ４２，
４３にはフエード開始時の照明レベルデータBi
とフエード終了後の照明レベルデータAiとをチ
ヤンネルｉ毎に書込む。また第３メモリ４４には
チヤンネル毎に１つまたは複数種類のフエード進
行データＦを書込む。フエード進行データは、或
るフエード期間にわたり時間経過とともに照明レ
ベルがどのように変化するかを規定するデータで
ある。 この後、各切換回路５０〜５２は個別接点ｑ
２，ｑ４，ｑ６側に切換えられ、発振器９６から
のクロツク信号に基づく第２制御部４８を構成す
るカウンタ５４のカウント値がアドレスデータと
して出力される。第１〜第３メモリ４２〜４４か
らの照明レベルデータBi，Ai，Ｆは、フエード
演算部４６に入力されて前記第１式で示されるフ
エード演算がチヤンネル毎に行われる。演算結果
は、調光信号出力部４７を介して第１図に示され
る調光ユニツトｕ１〜unに個別に出力される。 このようにして本実施例の調光装置４０では、
フエードを行うにあたり、第１制御部４５は前述
した照明レベルデータBi，Aiを第１および第２
メモリ４２，４３にストアし、１つまたは複数種
類のフエード進行データＦを第３メモリ４４に記
憶する。この後、前記フエード進行データのいず
れか１つをチヤンネル毎に選択する制御を行つた
後、フエード演算は第２制御部４８およびフエー
ド演算部４６による回路構成にて行われる。 すなわち第１制御部４５がフエード演算をソフ
トウエア処理にて行う必要が解消され、フエード
演算処理が格段に高速化される。また第１制御部
４５が第３メモリ４４に設定するフエード進行デ
ータを適宜定めることにより、チヤンネル毎にフ
エードの進行に伴つて照明レベルの変化状態が異
なるという複雑な制御を容易に行うことができ
る。 第３図は第３メモリ４４の第２の実施例の構成
を示すブロツク図である。メモリ６０のアドレス
入力端子ADにはチヤンネル選択信号が与えら
れ、そのデータとしてフエードの種類を区別する
データ、たとえば８種類のフエードのうち３番目
のフエードなら「011」というデータをデータ入
力DI１より第１制御部４５が設定するものとし、
そのメモリ６０の出力端子からの出力がメモリ６
０のアドレス入力としてメモリ６１の入力端子
ADに与えられる。メモリ６１は、たとえば８つ
のフエードのフエード進行値を、データ入力Ｄ１
２より第１制御部４５が設定するものである。そ
してそのメモリ６１の出力DOがそのチヤンネル
のフエード進行値Ｆとして使われる。この場合フ
エードの種類をいくつかに限定し、どのチヤンネ
ルもそのいずれかに属するものとしてフエードが
実行される。第２図の例のように何百というチヤ
ンネルが今チヤンネル毎に複雑で設定の操作にも
手間がかかり実用的でない。実用的には、いくつ
かのチヤンネルがまとまつて同一のフエードによ
る変化をし、同時に平行して進行するフエードが
あつたとしてもせいぜい８〜16程度で充分であ
る。第２図示の実施例の場合、第１制御部４５が
フエード進行値を設定する際、フエードの種類は
少なくてもチヤンネル数分のデータを書込む必要
があつたのに対し、第３図示の実施例ではフエー
ドの種類だけのデータ書込みだけでよい。 第４図は第３メモリ４４の実施例の構成を示す
ブロツク図である。この実施例に前述の実施例に
類似し、対応する部分には同一の参照符を付す。
この実施例ではメモリ６１にかえてアナログのフ
エーダｆ１〜fnと、アナログマルチプレクサ６２
を用いたものである。この実施例では各フエード
のフエード進行値を第１制御部４５が与えなくて
も、フエーダｆ１〜fnによりマルチプレクサ６２
に与えられるアナログ値がフエード進行値として
使われる。マルチプレクサ６２によつて選択され
たフエード進行値はＡ／Ｄ変換器６３によつてデ
イジタル値に変換されて出力される。 第５図は第３メモリ４４の第４実施例の構成を
示すブロツク図である。この実施例では、前述の
実施例に類似し、対応する部分には同一の参照符
を付す。この実施例ではメモリ６１にかえて１本
のフエーダｆと、フエード進行特性データを格納
するメモリ６４を使つたものであり、メモリ６０
の出力D0を３ビツトとし８種類のフエードを選
択できるように構成している。このデータをメモ
リ６４のアドレス入力端子AD８〜AD１０に与
える。一方アドレスの下位ビツト入力端子AD0
〜AD７へは、フエーダｆからのアナログ値を
Ａ／Ｄ変換器６３により８ビツトデイジタル値に
した変換データが与えられる。ここで第３メモリ
４４アドレス「00000000」〜「11111111」にたと
えばアドレスと同じデータが設定されていれば、
フエード「000」に対してはＡ／Ｄ変換器６３の
出力データがそのまま出力端子D0から出力され
る。またアドレス「100000000」〜「111111111」
にたとえば第６図で表わされるデータが設定され
ていれば、フエード「001」に対してはＡ／Ｄ変
換器６３の出力データが図の曲線のように変換さ
れたものが出力端子D0から出力される。このよ
うにメモリ６４に８種類の任意のフエード進行特
性を第１制御部４５からの入力信号DI２を通し
て設定することができ、メモリ６０の設定データ
によつてそれらのデータのどれを用いるかチヤン
ネル毎に選択することができる。 第７図は第３メモリ４４の第５実施例の構成を
示すブロツク図である。この実施例は前述の実施
例に類似し、対応する部分には同一の参照符を付
す。参照符７０は３ビツトのメモリ６０の出力
D0を８ビツトに変換するデコーダである。参照
符Ｃ１〜Ｃ８はカウンタであり、入力端子DI入
力に「00000000」を与え制御端子WEをアクテイ
ブにするとクロツク入力φの計数を開始し、
「11111111」まで計数したところで、そのことが
NANDゲート９０〜９２によつて検出され、こ
のANDゲート９３〜９５の一方の入力端子にロ
ーレベルの信号を導出する。これによつてカウン
タＣ１〜Ｃ８の計数動作ストツプする。参照符Ｂ
１〜Ｂ８はバツフアであり８個のカウンタＣ１〜
Ｃ８の出力のうち選択された出力を出力ラインｌ
１に出力するためのものである。ここでたとえば
まずカウンタＣ１に「０」を設定すると、その時
点からフエード「000」がスタートする。その後
カウンタＣ２にも「０」を設定すると、その時点
からフエード「001」もスタートする。この例で
は各カウンタＣ１〜Ｃ８に同一のクロツクが入力
されているが、各カウンタＣ１〜Ｃ８にそれぞれ
レートマルチプライアを介してクロツクを与える
ようにし、レートマルチプライアの分周比を予め
決定しておけばフエード時間の異る複数のタイム
フエードを同時進行させることができる。 効 果 以上のように本発明によれば、照明負荷の或る
チヤンネルでフエードを行おうとする場合、制御
手段は第１、第２および第３メモリにフエード開
始時の照明レベルデータと、フエード終了後の照
明レベルデータと、フエードの際の照明レベルの
変化状態を規定する１つまたは複数種類のフエー
ド進行データとをストアする。またチヤンネル毎
に１つまたは複数のフエード進行データのいずれ
か１つを第３メモリにおいて選択する。一方、ア
ドレスデータ発生手段は、前記第１、第２および
第３メモリに共通にアドレスデータを出力してチ
ヤンネル毎のフエード開始時の照明レベルデー
タ、フエード終了後の照明レベルデータおよびフ
エード進行データを演算手段に出力せしめ、演算
手段においてフエード演算を実行する。演算手段
からの演算結果である各チヤンネル毎の調光出力
レベルデータに基づいて、調光信号出力手段は各
チヤンネル毎の調光ユニツトに調光信号を出力す
る。 したがつて前記制御手段は、フエードの前後の
照明レベルデータやフエード進行データを第１〜
第３メモリにストアし、１つまたは複数種類のフ
エード進行データのいずれか１つを選択する制御
を行う。この制御に引続く第１〜第３メモリから
各データの出力と、各出力を用いて行われるフエ
ード演算とは、アドレスデータ発生手段からのア
ドレスデータに基づいて回路構成で行われる。こ
れにより制御手段が前記第１〜第３メモリからの
データの読出し処理と演算処理とをソフトウエア
で行う必要が解消され、フエード演算が格段に高
速化される。

【図面の簡単な説明】

第１図は本発明の基本的構成を示すブロツク
図、第２図は第１図の演算部に関連する具体的構
成を示すブロツク図、第３図は第３メモリ４４の
第２実施例の構成を示すブロツク図、第４図は第
３メモリ４４の第３実施例の構成を示すブロツク
図、第５図は第３メモリ４４の第４実施例の構成
を示すブロツク図、第６図は第３メモリ４４のア
ドレスにストアされているデータとＡ／Ｄ変換器
６３からの出力データとの関係を示すグラフ、第
７図は第３メモリ４４の第５実施例の構成を示す
ブロツク図、第８図は典型的な先行技術の構成を
示すブロツク図、第９図は第８図示の調光装置２
１の基本的動作を説明するフローチヤートであ
る。 ４０…調光装置、４２…第１メモリ、４３…第
２メモリ、４４…第３メモリ、４５…第１制御
部、４６…フエード演算部、４７…調光信号出力
部、４８…第２制御部、５０，５１，５２…切換
回路、５３，７０…デコーダ、５４，Ｃ１〜Ｃ８
…カウンタ、６０，６１，６４…メモリ、６２…
マルチプレクサ、６３…アナログ／デジタル変換
器。

Claims (1)

1. 【特許請求の範囲】 １ 照明負荷のチヤンネル毎のフエード開始時の
   照明レベルデータと、フエード終了後の照明レベ
   ルデータと、チヤンネル毎のフエード進行データ
   とを出力する制御手段と、 フエード開始時の照明レベルデータを各チヤン
   ネルに対応したアドレスにストアする第１メモリ
   と、 フエード終了後の照明レベルデータを各チヤン
   ネルに対応したアドレスにストアする第２メモリ
   と、 チヤンネル毎の照明レベルの変化状態を規定す
   る１つまたは複数種類のフエード進行データを各
   チヤンネルに対応したアドレスにストアする第３
   メモリと、 第１、第２および第３メモリに記憶されている
   チヤンネル毎のフエード開始時の照明レベルデー
   タ、フエード終了後の照明レベルデータおよび１
   つまたは複数種類のチヤンネル毎のフエード進行
   データによりフエード演算を行い、演算結果であ
   る各チヤンネル毎の調光出力レベルデータを出力
   する演算手段と、 第１、第２および第３メモリに共通にアドレス
   データを出力してチヤンネル毎のフエード開始時
   の照明レベルデータ、フエード終了後の照明レベ
   ルデータおよびフエード進行データを演算手段に
   出力せしめるアドレスデータ発生手段と、 演算手段からの調光出力レベルデータに基づい
   て各チヤンネル毎の調光ユニツトにその出力レベ
   ルを制御する調光信号を出力する調光信号出力手
   段と、 制御手段はフエード開始時の照明レベルデータ
   フエード終了後の照明レベルデータおよび１つま
   たは複数のフエード進行データとを第１、第２お
   よび第３メモリに設定し、チヤンネル毎に１つま
   たは複数のフエード進行データのいずれか１つを
   選択するようにしたことを特徴とする調光装置。