JPH0344032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0344032A JPH0344032A JP17962789A JP17962789A JPH0344032A JP H0344032 A JPH0344032 A JP H0344032A JP 17962789 A JP17962789 A JP 17962789A JP 17962789 A JP17962789 A JP 17962789A JP H0344032 A JPH0344032 A JP H0344032A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多結晶シリコン層を電極とする半導体装置の
製造方法に関するものである。
製造方法に関するものである。
従来の技術
以下に従来の多結晶シリコンを電極として有する半導体
装置について説明する。第２図（ａ）〜（Ｃ）は、従来
の半導体装置の製造工程図の一例を示すものである。第
２図において１は半導体基板、２は酸化膜、３は多結晶
シリコン膜、４は酸化膜、５は導電膜である。以上のよ
うに構成された半導体装置について、以下、その製造工
程を説明する。まず、第２図（ａ）のように、半導体基
板１上に熱酸化膜２を形成する。そして、この多結晶シ
リコン膜２を形成した後、第２図（ｂ）のように、リン
等の不純物をドーピングして、多結晶シリコン膜２の抵
抗値を低下させる。次に、第２図（Ｃ）のように、多結
晶シリコン膜２を選択的にエツチングし、所望のパター
ンを形成する工程を経た後に、酸化膜４をＣＶＤ法によ
り形成し、ついで導電膜５を形成する。導電膜５はパタ
ーン形成され、配線として使用される。
装置について説明する。第２図（ａ）〜（Ｃ）は、従来
の半導体装置の製造工程図の一例を示すものである。第
２図において１は半導体基板、２は酸化膜、３は多結晶
シリコン膜、４は酸化膜、５は導電膜である。以上のよ
うに構成された半導体装置について、以下、その製造工
程を説明する。まず、第２図（ａ）のように、半導体基
板１上に熱酸化膜２を形成する。そして、この多結晶シ
リコン膜２を形成した後、第２図（ｂ）のように、リン
等の不純物をドーピングして、多結晶シリコン膜２の抵
抗値を低下させる。次に、第２図（Ｃ）のように、多結
晶シリコン膜２を選択的にエツチングし、所望のパター
ンを形成する工程を経た後に、酸化膜４をＣＶＤ法によ
り形成し、ついで導電膜５を形成する。導電膜５はパタ
ーン形成され、配線として使用される。
発明が解決しようとする課題
しかしながら、上記の従来の製造工程では、多結晶シリ
コン膜を選択的にエツチングし、パターンを形成する工
程で、多結晶シリコン電極の側面が切立つ形状となるた
め、後工程で形成される酸化膜４および導電膜５の段差
被覆性が劣化する。
コン膜を選択的にエツチングし、パターンを形成する工
程で、多結晶シリコン電極の側面が切立つ形状となるた
め、後工程で形成される酸化膜４および導電膜５の段差
被覆性が劣化する。
そのため、配線加工された導電膜５の同層リークや信頼
性不良等の問題が発生する。
性不良等の問題が発生する。
本発明は上記従来の問題点を解決するもので、パターニ
ングされた多結晶シリコン電極の側面形状を改善し、後
工程で形成される層間絶縁膜、導電膜の良好な段差被覆
性を提供することを目的とする。
ングされた多結晶シリコン電極の側面形状を改善し、後
工程で形成される層間絶縁膜、導電膜の良好な段差被覆
性を提供することを目的とする。
課題を解決するための手段
この目的を多達成するために本発明の半導体装置の製造
方法は半導体基板上に絶縁膜を介して第１の多結晶シリ
コン膜を形成し、さらに連続してドーピングガスを導入
しながら第２の多結晶シリコン膜を形成する工程を経た
後、前記第１．第２の多結晶シリコン層を選択的にエツ
チングしパターンを形成する工程を有している。
方法は半導体基板上に絶縁膜を介して第１の多結晶シリ
コン膜を形成し、さらに連続してドーピングガスを導入
しながら第２の多結晶シリコン膜を形成する工程を経た
後、前記第１．第２の多結晶シリコン層を選択的にエツ
チングしパターンを形成する工程を有している。
作用
この発明によると、多結晶シリコン層を選択的にエツチ
ングする際、ドーピングされている第２の多結晶シリコ
ン膜の方がドーピングされていない第１の多結晶シリコ
ン膜よりもエツチング速度が速くなる条件を選ぶことに
より、多結晶シリコン電極寸法は、下部よりも上部にお
いて小さくなる。したがって多結晶シリコン電極の側面
形状は順テーパとなり、後工程で形成される層間絶縁膜
、導電膜の良好な段差被覆性を達成することができる。
ングする際、ドーピングされている第２の多結晶シリコ
ン膜の方がドーピングされていない第１の多結晶シリコ
ン膜よりもエツチング速度が速くなる条件を選ぶことに
より、多結晶シリコン電極寸法は、下部よりも上部にお
いて小さくなる。したがって多結晶シリコン電極の側面
形状は順テーパとなり、後工程で形成される層間絶縁膜
、導電膜の良好な段差被覆性を達成することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図（ａ） 、 （ｂ）は本発明の実施例における半
導体装置の製造方法を示す工程図である。第１図におい
て１は半導体基板、２は酸化膜、３ａはドーピングされ
ていない多結晶シリコン膜、３ｂはリンがドーピングさ
れている多結晶シリコン膜、４は酸化膜、５は導電膜で
ある。
導体装置の製造方法を示す工程図である。第１図におい
て１は半導体基板、２は酸化膜、３ａはドーピングされ
ていない多結晶シリコン膜、３ｂはリンがドーピングさ
れている多結晶シリコン膜、４は酸化膜、５は導電膜で
ある。
以上のように構成された半導体装置において以下その製
造工程を説明する。
造工程を説明する。
第１図（ａ）のように、まず、半導体基板１上に熱酸化
膜２を形成する。次に減圧ＣＶＤ法により多結晶シリコ
ン膜３ａを形成し連続してＰＨ３ガスを導入しながら多
結晶シリコン膜４を形成する。
膜２を形成する。次に減圧ＣＶＤ法により多結晶シリコ
ン膜３ａを形成し連続してＰＨ３ガスを導入しながら多
結晶シリコン膜４を形成する。
ＰＨ３ガスを導入することにより、膜の成長速度は低下
するが炉内温度分布、圧力を調整することにより、切−
な膜厚分布を得ることができる。
するが炉内温度分布、圧力を調整することにより、切−
な膜厚分布を得ることができる。
次に、第１図（ｂ）のように、前工程で形成した２層構
造の多結晶シリコン膜３ａ、３ｂをドライエツチング法
により選択的にエツチングし、パターン形成を行う。エ
ツチング条件は、異方性エツチングでパターニングを完
了した後、等方性エツチングを施す方法もしくは異方性
と等方性の中間の条件で最初からエツチングする方法の
２通りが挙げられる。とちらの方法においても等方性エ
ツチングの条件は多結晶シリコン膜中のリン濃度により
エツチング速度に差が出る条件を採用することで、多結
晶シリコン電極の側面形状は順テーパ（すなわち、電極
の断面形状として台形）となり、後工程で形成される層
間絶縁膜、導電膜の良好な段差被覆性を達成することが
できる。
造の多結晶シリコン膜３ａ、３ｂをドライエツチング法
により選択的にエツチングし、パターン形成を行う。エ
ツチング条件は、異方性エツチングでパターニングを完
了した後、等方性エツチングを施す方法もしくは異方性
と等方性の中間の条件で最初からエツチングする方法の
２通りが挙げられる。とちらの方法においても等方性エ
ツチングの条件は多結晶シリコン膜中のリン濃度により
エツチング速度に差が出る条件を採用することで、多結
晶シリコン電極の側面形状は順テーパ（すなわち、電極
の断面形状として台形）となり、後工程で形成される層
間絶縁膜、導電膜の良好な段差被覆性を達成することが
できる。
発明の効果
以上のように本発明によれば、半導体基板上に絶縁膜を
介して第１の多結晶シリコン膜を形成し、さらに連続し
て形成されるドーピングされた多結晶シリコン膜を同時
に選択的にエツチングしパターン形成することにより、
多結晶シリコン電極の側面形状を順テーパに加工するこ
とで、品質の優れた半導体装置を実現できる。
介して第１の多結晶シリコン膜を形成し、さらに連続し
て形成されるドーピングされた多結晶シリコン膜を同時
に選択的にエツチングしパターン形成することにより、
多結晶シリコン電極の側面形状を順テーパに加工するこ
とで、品質の優れた半導体装置を実現できる。
第１図（ａｌ、 （ｂ）は本発明の製造方法を示す工程
図、第２図（ａ）〜（Ｃ）は従来法による製造方法を示
す工程図である。 １・・・・・・半導体基板、２，４・・・・・・酸化膜
、３・・・・・・多結晶シリコン膜、５・・・・・・導
電膜。
図、第２図（ａ）〜（Ｃ）は従来法による製造方法を示
す工程図である。 １・・・・・・半導体基板、２，４・・・・・・酸化膜
、３・・・・・・多結晶シリコン膜、５・・・・・・導
電膜。
Claims (1)
- 半導体基板上に絶縁膜を介して第１の多結晶シリコン膜
を形成し、さらに連続してドーピングガスを導入しなが
ら第２の多結晶シリコン膜を形成する工程と、前記第１
、第２の多結晶シリコン層を選択的にエッチングしパタ
ーンを形成する工程と、前記第１、第２の多結晶シリコ
ン層をＮ＿２雰囲気中で熱処理する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962789A JPH0344032A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962789A JPH0344032A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344032A true JPH0344032A (ja) | 1991-02-25 |
Family
ID=16069074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17962789A Pending JPH0344032A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825050A (en) * | 1995-05-25 | 1998-10-20 | Nec Corporation | Thin film transistor having tapered active layer formed by controlling defect density and process of fabrication thereof |
| US6476496B1 (en) | 1999-06-28 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
-
1989
- 1989-07-11 JP JP17962789A patent/JPH0344032A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US5825050A (en) * | 1995-05-25 | 1998-10-20 | Nec Corporation | Thin film transistor having tapered active layer formed by controlling defect density and process of fabrication thereof |
| US6476496B1 (en) | 1999-06-28 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR100371287B1 (ko) * | 1999-06-28 | 2003-02-06 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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