JPH0345530B2 - - Google Patents

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JPH0345530B2
JPH0345530B2 JP56211191A JP21119181A JPH0345530B2 JP H0345530 B2 JPH0345530 B2 JP H0345530B2 JP 56211191 A JP56211191 A JP 56211191A JP 21119181 A JP21119181 A JP 21119181A JP H0345530 B2 JPH0345530 B2 JP H0345530B2
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recess
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polycrystalline silicon
silicon layer
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Seiichiro Kawamura
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体装置の製造方法に係り、特に
は、基板上に形成された絶縁層に対して単結晶シ
リコン層を島状に埋め込み形成する方法に関す
る。
(2) 技術の背景 半導体装置の製造方法としては種々のものが提
案されていたが、本出願人は、先に、基板上に形
成した酸化膜（SiO2）に凹部を形成し、該凹部
を含む酸化膜上に多結晶シリコンを成長させ、該
多結晶シリコン上よりレーザ等の熱線を照射して
多結晶シリコンを融解させて酸化膜上の凹部内に
単結晶化した島を形成することで素子分離するよ
うにした半導体装置の素子分離方法を提案した。
このような半導体装置の素子分離方法によると
酸化膜に形成した凹部内のレーザアニール時に融
解して流れ込む多結晶シリコンの量が異なつて酸
化膜面上より盛り上がつたり、凹部内に陥没した
状態となる弊害を生ずる。このために凹部の上面
と酸化膜面を同一平面とすることができなかつ
た。
(3) 従来技術の問題点 本出願人等が提案した上記の如き素子分離方法
を第１図Ａ，Ｂについて説明する。
第１図Ａはシリコン等の基板１上に酸化膜２と
してSiO2を1μｍ厚程度に成長させ、該酸化膜上
にレジスト膜を塗布してマスクを介しパターニン
グを行つて半導体装置を形成すべき部分に凹部４
を形成し、該酸化膜上に形成された凹部上に多結
晶シリコン３をCVD法で0.5〜1μｍ厚に成長さ
せ、レーザビーム等の熱線５を該多結晶シリコン
３上より照射させることで多結晶シリコンを融解
させると共に単結晶化させるようにする。する
と、第１図Ｂに示すように酸化膜２上に成長され
た多結晶シリコン３が中央で均等に分離されずに
凹部４内にランダムに流れ込むため、たとえば凹
部４ａには多くの多結晶シリコンが流れ込み、他
の凹部４ｂには多結晶シリコンが流れ込まない等
の弊害を生ずる。その結果凹部４ａは単結晶化し
たシリコンが盛り上がり、凹部４ｂには単結晶化
したシリコンが陥没した状態でメルトされること
になる。
(4) 発明の目的 本発明は、上記従来の欠点に鑑み、SiO2等の
絶縁層の表面と、その凹部内に流れ込んで形成さ
れる単結晶シリコンの島の表面とを同一高さの平
坦面にすることができる半導体装置の製造方法を
提供することを目的とする。
(5) 発明の構成 そしてこの目的は、本発明によれば、基板上に
形成された絶縁層上に凹部を形成し、該凹部の形
成された前記絶縁層上に非単結晶シリコン層を形
成した後、該非単結晶シリコン層が前記凹部内及
びその周辺上の全周に亘る一様な寸法の領域内に
残るように、かつその残つた非単結晶シリコン層
の体積が前記凹部の容積に等しくなるように、前
記非単結晶シリコン層をパターニングし、該パタ
ーニングされた非単結晶シリコン層上に、エネル
ギー線を透過するキヤツプ層を形成し、該キヤツ
プ層上より前記エネルギー線でアニールして前記
凹部内に単結晶シリコンからなる島を形成し、該
島内に半導体素子を形成することによつて達成さ
れる。
(6) 発明の実施例 以下、本発明の一実施例を第２図乃至第３図に
ついて詳述する。
第２図Ａ〜ＵはＣ−MOS（相補型金属酸化物半
導体）の製造工程を示す側断面図であり、第１図
Ａに示すようにシリコン等の基板１上にSiO2等
の絶縁層２を1μｍ厚程度形成し、さらに第２図
Ｂに示すようにフオトレジストの層６を塗布し、
ガラスマスク７等を通して紫外線８で露光する
と、露光されたフオトレジスト層６の領域は現像
すると硬化する。フオトレジスト６で保護されて
いない第２図Ｃに示す露出部２ａは将来半導体が
形成される部分を示し、例えば露出部２ａの周囲
にフオトレジスト層６が田の畦状に残るように構
成する。露出部２ａはエツチングにより第２図Ｄ
の如く凹部４を形成し、基板１との厚みｄを0.1μ
ｍ程度に選択する。
次に第２図Ｅに示す如く、多結晶シリコン層３
をCVD（Chemical Vapour Deposition）等で0.5
〜1μｍ厚に成長させ、レジストマスク等を用い
て多結晶シリコン３をパターニングして第２図Ｆ
の如く各凹部間の中央に除去領域９を設けること
により、多結晶シリコン３を各凹部毎に分離させ
る。この際、酸化膜（SiO2）２上にオーバラツ
プして残つている多結晶シリコン３ａと凹部４内
の多結晶シリコン３ｂとを加えた体積が凹部４の
容積に等しくなるように、上記の除去領域９の幅
d1を設定する。第２図Ｆに対応した全体的な斜視
図を第３図に示す。
次に第２図Ｇに示すように複数の凹部４の内の
Ｎ型にドープする部分の凹部４ａのみを残して他
の凹部をレジストマスクを用いてフオトレジスト
膜１０ａで覆い、凹部４ａ上からイオン注入によ
つてAs（ヒ素）をドープする。上記フオトレジス
ト膜１０ａを除去して第２図Ｈに示すように複数
の凹部の内のＰ型にドープする部分の凹部４ｂの
みを残して他の凹部をレジストマスクを用いてフ
オトレジスト膜１０ｂで覆い凹部４ｂ上からイオ
ン注入１１によりボロンＢをドープする。
かくすれば凹部４ａ内の多結晶シリコン層はＮ
型に、凹部４ｂ内の多結晶シリコン層はＰ型に成
される。
第２図Ｉでは、凹部４ａ，４ｂ内の多結晶シリ
コン層３（３ａ，３ｂ）上を薄く酸化してポリオ
キサイド層１２を形成し、その上に第２図Ｊの如
くPSG等の絶縁層１３をキヤツプ層としてCVD
等で1μ厚程度に成長させて、絶縁層１３上より
レーザ１４を照射して多結晶シリコン３（３ａ，
３ｂ）をレーザアニールする。すると、凹部部分
の多結晶シリコン３ｂは基板１に接近していて熱
伝導度が良好なために早く融解し、もう一方の多
結晶シリコン３ａは酸化膜２の表面にあつて熱伝
導度が悪いために遅く融解する。この融解時、短
時間ではあるがシリコンは1420℃程度の高温にな
るため、PSG等のガラス質の絶縁層（キヤツプ
層）１３が軟化して、その凹部中央と対向する部
分がポリオキサイド層１２と共に多少押し上げら
れる。これにより、凹部４ａ，４ｂと絶縁層１３
（の内面のポリオキサイド層１２）とで囲まれる
空間の容積が、元の多結晶シリコン３の体積より
も増大するので、それに伴い、第２図Ｋに示すよ
うに、凹部４ａ，４ｂの外周辺部で融解した多結
晶シリコン３ａが凹部４ａ，４ｂ内に流れ込んで
凹部内の多結晶シリコン３ｂと共に液相エピタキ
シヤルの原理で単結晶化すると共に、凹部４ａ，
４ｂの外周辺部に空洞部１５が生じる。一方、絶
縁層（キヤツプ層）１３は、凹部４ａ，４ｂ内に
流れ込んだ多結晶シリコン３が表面張力により凹
部４ａ，４ｂの中央部で上方へ盛り上がろうとす
るのを確実に押さえ付け、多結晶シリコン３の表
面を平坦な状態に維持したままで単結晶化を可能
にする。この際、上記多結晶シリコン３（３ａ，
３ｂ）が上記のようにして単結晶化されると共
に、この中にイオン注入されていたＮ型およびＰ
型不純物も上記レーザアニールで活性化される。
また、上記アニール時に、絶縁層１３と多結晶シ
リコン３との間にポリオキサイド層１２が存在す
ることから、たとえ燐（Ｐ）を多く含んだPSG
等を絶縁層１３として使用した場合であつても、
絶縁層１３から高濃度の燐（Ｐ）が多結晶シリコ
ン３中に拡散するのをポリオキサイド層１２で防
止することができる。なお、ポリオキサイド層１
２の代わりに、シリコン窒化膜や、不純物の含有
しない一層のシリコン酸化膜（SiO2）等を使用
しても、同様な効果が得られる。その後第２図Ｌ
に示す如く絶縁層１３及びポリオキサイド層１２
を除去すると、酸化膜２の表面と同一高さの表面
を持つＮ型、Ｐ型の単結晶シリコンの島１６ａ，
１６ｂが形成される。
本実施例ではこの部分にトランジスタを形成
し、あるいはＣ−MOSや相補型のバイポーラ集
積回路を形成する。
Ｃ−MOSを作るための工程を第２図Ｍ−Ｕに
ついて説明すると、第２図Ｍの如く500Å厚の
SiO2膜１７を酸化膜２と島１６ａ，１６ｂ上に
形成し、次に第２図Ｎに示す如くMOSのゲート
と成る多結晶シリコン層１８を3000Å上記SiO2
膜１７上にCVD成長させる。
第２図Ｏで多結晶シリコン層をパターニングし
て島１６ａ，１６ｂ上にゲートとなる部分１８
ａ，１８ｂを残し、さらに第２図Ｐに示す如くゲ
ートと成る部分１８ａ，８ｂに1000Åの酸化膜１
９を形成するように多結晶シリコンと成る部分１
８ａ，１８ｂを酸化する。
次に第２図Ｑでは島１６ｂ（実際には複数個あ
り、それらの内のＰ型のもの）上にレジスト膜２
０をかけて他の島１６ａにＢ（ボロン）等のＰ型
不純物をイオン注入１１する。この時の不純物は
５×1015dose、150KeVでイオン注入する。ここ
でＰチヤネルMOSのソースＳとドレインＤが形
成される。さらに同じように第２図Ｒに示す如く
島１６ａ上にレジスト膜２０を塗布して、他の島
１６ｂ側にAs（ヒ素）等のＮ型不純物を５×
1015dose、100KeVでドープさせる。同じように
ＮチヤネルMOSのソースＳ、ドレインＤが島１
６ｂに形成される。第２図Ｓはレジスト膜２０を
除去したのちに島１６ａ，１６ｂ上に500Å厚の
酸化膜２１を上記ソースＳ、ドレインＤ上にアニ
ールで形成し、さらに第２図Ｔに示す如く1μｍ
厚程度に多結晶シリコン２３を成長させ、レジス
トを塗布してエツチングにより電極窓２４をソー
ス、ドレイン上に形成して第２図Ｕに示す如く電
極窓２４上にAl配線電極２５を形成させてＣ−
MOSを構成することができる。
上記実施例ではＣ−MOSについて詳記したが、
相補型のバイポーラトランジスタを構成する場合
は島内１６ａ，１６ｂにＰ型またはＮ型の不純物
をイオン注入しエミツタ、ベースを構成すること
ができる。
(7) 発明の効果 以上、詳細に説明したように本発明の半導体装
置の製造方法によれば、予め非単結晶シリコンを
分離するパターニングを行つて、凹部内の非単結
晶シリコンとその周辺上の非単結晶シリコンとを
加えた体積が凹部の容積に等しくなるようにして
あるため、アニールにより上記周辺上の非単結晶
シリコンが凹部内に流れ込んで最終的に得られる
単結晶シリコンの島の表面を、その周囲の高さと
等しく平坦化することができる。更に、アニール
前に非結晶シリコン層中にＮ型又はＰ型不純物を
イオン注入し、その後にアニールを行うようにす
れば、アニールの際に非単結晶シリコンの単結晶
化と上記不純物の活性化とを同時に行うことがで
きるので、製造工程を大幅に短縮することも可能
になる。
【図面の簡単な説明】
第１図Ａ，Ｂは従来の半導体装置の製造方法を
示す側断面図、第２図Ａ〜Ｕは本発明の半導体装
置の製造方法の一実施例を説明するための側断面
図、第３図は第２図Ｆに対応した全体的な斜視図
である。 １……基板、２……SiO2等の絶縁層、３……
多結晶シリコン層、４……凹部、１１……イオン
注入、１２……ポリオキサイド層、１３……絶縁
層（キヤツプ層）、１６ａ，１６ｂ……島、１８
ａ，１８ｂ……ゲート、Ｓ……ソース、Ｄ……ド
レイン。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上に形成された絶縁層上に凹部を形成
    し、該凹部の形成された前記絶縁層上に非単結晶
    シリコン層を形成した後、該非単結晶シリコン層
    が前記凹部内及びその周辺上の全周に亘る一様な
    寸法の領域内に残るように、かつその残つた非単
    結晶シリコン層の体積が前記凹部の容積に等しく
    なるように、前記非単結晶シリコン層をパターニ
    ングし、該パターニングされた非単結晶シリコン
    層上に、エネルギー線を透過するキヤツプ層を形
    成し、該キヤツプ層上より前記エネルギー線でア
    ニールして前記凹部内に単結晶シリコンからなる
    島を形成し、該島内に半導体素子を形成すること
    を特徴とする半導体装置の製造方法。 ２ 前記パターニングされた非単結晶シリコン層
    の表面を酸化した後、その上に前記キヤツプ層を
    形成することを特徴とする特許請求の範囲第１項
    記載の半導体装置の製造方法。 ３ 前記エネルギー線によるアニールを行う前
    に、前記パターニングされた非単結晶シリコン層
    中にＮ型又はＰ型不純物をイオン注入し、該イオ
    ン注入された非単結晶シリコン層に対して前記キ
    ヤツプ層上より前記エネルギー線によるアニール
    を行うことを特徴とする特許請求の範囲第１項記
    載の半導体装置の製造方法。
JP56211191A 1981-12-28 1981-12-28 半導体装置の製造方法 Granted JPS58115832A (ja)

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DE8282306973T DE3278259D1 (en) 1981-12-28 1982-12-24 Method of producing a semiconductor device comprising a plurality of recrystallized monocrystal regions
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JPH0345530B2 true JPH0345530B2 (ja) 1991-07-11

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