JPH0352223B2 - - Google Patents
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- Publication number
- JPH0352223B2 JPH0352223B2 JP58157008A JP15700883A JPH0352223B2 JP H0352223 B2 JPH0352223 B2 JP H0352223B2 JP 58157008 A JP58157008 A JP 58157008A JP 15700883 A JP15700883 A JP 15700883A JP H0352223 B2 JPH0352223 B2 JP H0352223B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- formation area
- substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法にかかり、特に
同一基板上にバイポーラトランジスタとMISトラ
ンジスタとの複合素子からなる半導体集積回路
（IC）を製造する方法に関する。
同一基板上にバイポーラトランジスタとMISトラ
ンジスタとの複合素子からなる半導体集積回路
（IC）を製造する方法に関する。
(b) 従来技術と問題点
周知のように、ICはトランジスタのような能
動素子と抵抗や容量のような受動素子とが同一半
導体基板上に設けられて、コンパクトや固体電子
回路を形成している。しかしながら、能動素子と
してのトランジスタはバイポーラトランジスタ、
又はMISトランジスタのいずれか一方が使用され
るだけで、両方のトランジスタが同一基板上に形
成される構造のICは従来より製造されたことは
なかつた。
動素子と抵抗や容量のような受動素子とが同一半
導体基板上に設けられて、コンパクトや固体電子
回路を形成している。しかしながら、能動素子と
してのトランジスタはバイポーラトランジスタ、
又はMISトランジスタのいずれか一方が使用され
るだけで、両方のトランジスタが同一基板上に形
成される構造のICは従来より製造されたことは
なかつた。
ところが、工程が安定して歩留が良くなつてき
た現在、両トランジスタを同一基板上に形成し、
その利点を生かそうとする検討がなされて、例え
ばデジタル処理用の回路をMISトランジスタで形
成し、アナログ処理用の回路をMISトランジスタ
よりも電流駆動能力や低雑音性などに優れている
バイポーラトランジスタで形成する論理回路が製
作されるようになつている。
た現在、両トランジスタを同一基板上に形成し、
その利点を生かそうとする検討がなされて、例え
ばデジタル処理用の回路をMISトランジスタで形
成し、アナログ処理用の回路をMISトランジスタ
よりも電流駆動能力や低雑音性などに優れている
バイポーラトランジスタで形成する論理回路が製
作されるようになつている。
このような複合素子からなるICは、それぞれ
形成方法の異なる両トランジスタの製造工程を組
み合わせて製作するために処理工程数は大変多
く、複雑である。しかしながら、熱処理等のよう
な共通した工程を出来るだけ併合させると、工程
は減少して歩留を向上させことができる。
形成方法の異なる両トランジスタの製造工程を組
み合わせて製作するために処理工程数は大変多
く、複雑である。しかしながら、熱処理等のよう
な共通した工程を出来るだけ併合させると、工程
は減少して歩留を向上させことができる。
(c) 発明の目的
本発明はこのような複合素子からなるICを合
理的に形成する基本的な製造工程を提案するもの
である。
理的に形成する基本的な製造工程を提案するもの
である。
(d) 発明の構成
その目的は、一導電型半導体基板上に反対導電
型半導体層を積層してなる基板に対し、バイポー
ラトランジスタ形成区域に素子分離帯またはコレ
クタコンタクト層の少なくとも一方を形成し、次
いでMISトランジスタ形成区域にゲート電極を形
成した後、該ゲート電極上を含む基板上に酸化防
止膜を選択的に設けて、該酸化防止膜をマスクに
して高温酸化処理によつてフイールド酸化シリコ
ン膜を形成する工程が含まれる半導体測置の製造
方法によつて達成される。
型半導体層を積層してなる基板に対し、バイポー
ラトランジスタ形成区域に素子分離帯またはコレ
クタコンタクト層の少なくとも一方を形成し、次
いでMISトランジスタ形成区域にゲート電極を形
成した後、該ゲート電極上を含む基板上に酸化防
止膜を選択的に設けて、該酸化防止膜をマスクに
して高温酸化処理によつてフイールド酸化シリコ
ン膜を形成する工程が含まれる半導体測置の製造
方法によつて達成される。
(e) 発明の実施例
以下、図面を参照して実施例によつて詳細に説
明する。第１図ないし第６図は本発明にかかる製
造方法の工程順断面図である。
明する。第１図ないし第６図は本発明にかかる製
造方法の工程順断面図である。
先ず、第１図に示すようにＰ型シリコン基板１
のバイポーラトランジスタ形成区域にN+型埋
没層２を形成し、その上に膜厚２〜3μｍのＮ型
シリコン層３をエピタキシヤル成長し、更に上面
に薄い二酸化シリコン（SiO2）膜膜４を生成す
る。
のバイポーラトランジスタ形成区域にN+型埋
没層２を形成し、その上に膜厚２〜3μｍのＮ型
シリコン層３をエピタキシヤル成長し、更に上面
に薄い二酸化シリコン（SiO2）膜膜４を生成す
る。
次いで、第２図に示すように選択的にイオン注
入し、熱処理してバイポーラトランジスタ形成区
域にＰ型素子分離帯５およびN5型コレクタコ
ンタクト層６を形成す。この際に、CMOSトラ
ンジスタが必要ならば素子分離帯５に硼素をイオ
ン注入した後、MOSトランジスタ形成区域の
Ｐウエル領域に同じく低濃度の硼素を選択的にイ
オン注入し、同時に熱処理し形成することもでき
る。尚、上記工程は何れも従来より公知の方法で
形成されるが、これはすべて1000℃以上の高温処
理が必要な工程である。
入し、熱処理してバイポーラトランジスタ形成区
域にＰ型素子分離帯５およびN5型コレクタコ
ンタクト層６を形成す。この際に、CMOSトラ
ンジスタが必要ならば素子分離帯５に硼素をイオ
ン注入した後、MOSトランジスタ形成区域の
Ｐウエル領域に同じく低濃度の硼素を選択的にイ
オン注入し、同時に熱処理し形成することもでき
る。尚、上記工程は何れも従来より公知の方法で
形成されるが、これはすべて1000℃以上の高温処
理が必要な工程である。
次いで、第３図に示すように化学気相成長法に
よつて膜厚0.5μｍのノンドープ多結晶シリコン膜
を被着し、次にこの多結晶シリコン膜に砒素をイ
オン注入（条件は加速電圧50keV、トーズ量
1016／cm2位である）した後、フオトプロセスにて
パターンニングしてモストランジスタ形成区域
のゲート電極７を形成する。かようにノンドープ
多結晶シリコン膜を被着し、次いで不純物を注入
する理由は、不純物をドーピングする場合の均一
性の良さと工程の容易さとによものである。
よつて膜厚0.5μｍのノンドープ多結晶シリコン膜
を被着し、次にこの多結晶シリコン膜に砒素をイ
オン注入（条件は加速電圧50keV、トーズ量
1016／cm2位である）した後、フオトプロセスにて
パターンニングしてモストランジスタ形成区域
のゲート電極７を形成する。かようにノンドープ
多結晶シリコン膜を被着し、次いで不純物を注入
する理由は、不純物をドーピングする場合の均一
性の良さと工程の容易さとによものである。
次いで、第４図に示すように減圧気相成長法に
より膜厚1000Å程度の窒化シリコン（Si3N4）膜
８を被着し、パターニングする。このSi3N4膜が
酸化防止膜であり、被覆するマスク部分はフイー
ルド酸化シリコン膜を形成しない部分、即ちバイ
ポーラトランジスタ形成区域のベース領域、コ
レクタコンダクト層、MISトランジスタ形成区域
のゲート電極、ソース領域、ドレイン領域など
である。
より膜厚1000Å程度の窒化シリコン（Si3N4）膜
８を被着し、パターニングする。このSi3N4膜が
酸化防止膜であり、被覆するマスク部分はフイー
ルド酸化シリコン膜を形成しない部分、即ちバイ
ポーラトランジスタ形成区域のベース領域、コ
レクタコンダクト層、MISトランジスタ形成区域
のゲート電極、ソース領域、ドレイン領域など
である。
次いで、第５図に示すように高温酸化処理し
て、膜厚1μｍ程度のフイールド酸化シリコン膜
９を形成する。この時、約1000℃の高温度に加熱
されるか、同時に上記工程においてゲート電極７
に注入した砒素が拡散してゲート電極が画定され
る。
て、膜厚1μｍ程度のフイールド酸化シリコン膜
９を形成する。この時、約1000℃の高温度に加熱
されるか、同時に上記工程においてゲート電極７
に注入した砒素が拡散してゲート電極が画定され
る。
次いで、第６図に示すようにバイポーラトラン
ジスタ形成区域のＰ型ベース領域１０とMISト
ランジスタ形成区域のＰ型ソース領域とドレイ
ン領域１１とを同時に形成し、次いで浅いエミツ
タ領域１２を最後に形成して完成させる。
ジスタ形成区域のＰ型ベース領域１０とMISト
ランジスタ形成区域のＰ型ソース領域とドレイ
ン領域１１とを同時に形成し、次いで浅いエミツ
タ領域１２を最後に形成して完成させる。
このように形成すれば、ゲート電極７への砒素
拡散とフイールド酸化膜９の形成を同一の高温処
理で行なうことができる。勿論、ベース領域とソ
ース、ドレイン領域も同時に形成される工程であ
る。
拡散とフイールド酸化膜９の形成を同一の高温処
理で行なうことができる。勿論、ベース領域とソ
ース、ドレイン領域も同時に形成される工程であ
る。
(f) 発明の効果
以上の実施例による説明から明らかなように、
本発明によれば高温熱処理工程が短縮されるため
それだけ特性の不安定化要因が除去され、複合素
子からなるICの歩留、品質を向上させることが
できる。
本発明によれば高温熱処理工程が短縮されるため
それだけ特性の不安定化要因が除去され、複合素
子からなるICの歩留、品質を向上させることが
できる。
第１図ないし第６図は本発明にかかる製造方法
の工程順断面図である。 図中、はバイポーラトランジスタ形成区域、
はMISトランジスタ形成区域、１はＰ型シリコ
ン基板、２は埋没層、３はＮ型半導体層、４は
SiO2膜、５は素子分離帯、６はコレクタコンタ
クト層、７はゲート電極（多結晶シリコン膜）、
８はSi3N4膜、９はフイールド酸化膜シリコン
膜、１０はベース領域、１１はソース、ドレイン
領域、１２はエミツタ領域を示している。
の工程順断面図である。 図中、はバイポーラトランジスタ形成区域、
はMISトランジスタ形成区域、１はＰ型シリコ
ン基板、２は埋没層、３はＮ型半導体層、４は
SiO2膜、５は素子分離帯、６はコレクタコンタ
クト層、７はゲート電極（多結晶シリコン膜）、
８はSi3N4膜、９はフイールド酸化膜シリコン
膜、１０はベース領域、１１はソース、ドレイン
領域、１２はエミツタ領域を示している。
Claims (1)
- １ 一導電型半導体基板上に反対導電型半導体層
を積層してなる基板に対し、バイポーラトランジ
スタ形成区域に素子分離帯またはコレクタコンタ
クト層の少なくとも一方を形成し、次いでMISト
ランジスタ形成区域にゲート電極を形成した後、
該ゲート電極上を含む基板上に酸化防止膜を選択
的に設けて、該酸化防止膜をマスクにして高温酸
化処理によつてフイールド酸化シリコン膜を形成
する工程が含まれてなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157008A JPS6049646A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157008A JPS6049646A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049646A JPS6049646A (ja) | 1985-03-18 |
| JPH0352223B2 true JPH0352223B2 (ja) | 1991-08-09 |
Family
ID=15640160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157008A Granted JPS6049646A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049646A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110313B2 (ja) * | 1996-06-20 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1983
- 1983-08-26 JP JP58157008A patent/JPS6049646A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6049646A (ja) | 1985-03-18 |
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