JPH0346410A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
- Publication number
- JPH0346410A JPH0346410A JP1181730A JP18173089A JPH0346410A JP H0346410 A JPH0346410 A JP H0346410A JP 1181730 A JP1181730 A JP 1181730A JP 18173089 A JP18173089 A JP 18173089A JP H0346410 A JPH0346410 A JP H0346410A
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- Japan
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- mosfets
- mosfet
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体リレー回路に関し、特に出力スイッチ
として用いられるＭＯＳＦＥＴの接続構造に関する。
として用いられるＭＯＳＦＥＴの接続構造に関する。
従来、この種の半導体リレー回路は、開閉する電圧をよ
り大きくしようとする場合、開閉素子であるＭＯＳＦＥ
Ｔのドレイン、ソース電極間の耐圧の高いものを用いて
いた。、また、第３図の回路図に示すように、一つのＮ
チャネルエンハンスメント型ＭＯＳＦＥＴ Ｑ、のソー
ス電極Ｓともう一つのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓの
ドレイン電極りと共通接続し、ＭＯＳＦＥＴ Ｑｔのド
レイン電極りを正極出力端子１１とし、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｓのソース電極Ｓを負極開閉端子１２とし
ている。つまＰ）２つのＭＯＳＦＥＴ Ｑｌ、Ｑｓを直
列接続することにより、負荷電圧を分配しリレーとして
の開閉端子間耐圧を大きくする方法がとられていた。
り大きくしようとする場合、開閉素子であるＭＯＳＦＥ
Ｔのドレイン、ソース電極間の耐圧の高いものを用いて
いた。、また、第３図の回路図に示すように、一つのＮ
チャネルエンハンスメント型ＭＯＳＦＥＴ Ｑ、のソー
ス電極Ｓともう一つのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓの
ドレイン電極りと共通接続し、ＭＯＳＦＥＴ Ｑｔのド
レイン電極りを正極出力端子１１とし、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｓのソース電極Ｓを負極開閉端子１２とし
ている。つまＰ）２つのＭＯＳＦＥＴ Ｑｌ、Ｑｓを直
列接続することにより、負荷電圧を分配しリレーとして
の開閉端子間耐圧を大きくする方法がとられていた。
この場合、Ｄ工Ｐパッケージにこれらの機能を収容した
場合、第４図の内部接続図に示すような構成となってい
た。
場合、第４図の内部接続図に示すような構成となってい
た。
発光ダイオードＤ１より発光する光を受ける受光素子ペ
レット１４上に、一つの光起電力ダイオードアレイＤ、
のアノード側電極３より、裏面がドレイン電極でリード
フレームのアイランド１５にマウントされているＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋のゲート電極りにポンディング
ワイヤ２０が配線され、光起電力ダイオードアレイＤ２
のカソード電極４からＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｌの
ソース電極Ｓにポンディングワイヤ２１が配線され、も
う一つのＭＯＳＦＥＴ Ｑ、がマウントされているリー
ドフレームのアイランド部１６にもポンディングワイヤ
２２が配線されている。さらに、もう一つの光起電力ダ
イオードアレイＤ、のアノード電極５からＭＯＳＦＥＴ
Ｑｓのゲート電極Ｇにポンディングワイヤ２３が配線
され、そのカソード電極６からＭＯＳＦＥＴ Ｑ、ソー
ス電極Ｓにポンディングワイヤ２４が配線され、カソー
ド電極６より出力端子の一つと連続しているリードフレ
ームのアイランド部１７ヘポンデイングワイヤ２５が配
線されている。
レット１４上に、一つの光起電力ダイオードアレイＤ、
のアノード側電極３より、裏面がドレイン電極でリード
フレームのアイランド１５にマウントされているＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ＋のゲート電極りにポンディング
ワイヤ２０が配線され、光起電力ダイオードアレイＤ２
のカソード電極４からＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｌの
ソース電極Ｓにポンディングワイヤ２１が配線され、も
う一つのＭＯＳＦＥＴ Ｑ、がマウントされているリー
ドフレームのアイランド部１６にもポンディングワイヤ
２２が配線されている。さらに、もう一つの光起電力ダ
イオードアレイＤ、のアノード電極５からＭＯＳＦＥＴ
Ｑｓのゲート電極Ｇにポンディングワイヤ２３が配線
され、そのカソード電極６からＭＯＳＦＥＴ Ｑ、ソー
ス電極Ｓにポンディングワイヤ２４が配線され、カソー
ド電極６より出力端子の一つと連続しているリードフレ
ームのアイランド部１７ヘポンデイングワイヤ２５が配
線されている。
上述した従来の半導体リレー回路は、Ｎチャネルエンハ
ンスメン）ＷＭＯＳＦＥＴを２ｍ直列接続するためＭＯ
ＳＦＥＴ素子をマウントするリードフレームの２つのア
イランドの他に出力端子となるもう一つのアイランドが
必要で、パッケージとして余分な端子が増加することに
なり実装効率が悪く、また出力端子となるのは一つのＭ
ＯＳＦＥＴのドレイン電極と他方のＭＯＳＦＥＴのソー
ス電極となるため、回路的にみて対称性がなく、配線が
複雑となる欠点がある。
ンスメン）ＷＭＯＳＦＥＴを２ｍ直列接続するためＭＯ
ＳＦＥＴ素子をマウントするリードフレームの２つのア
イランドの他に出力端子となるもう一つのアイランドが
必要で、パッケージとして余分な端子が増加することに
なり実装効率が悪く、また出力端子となるのは一つのＭ
ＯＳＦＥＴのドレイン電極と他方のＭＯＳＦＥＴのソー
ス電極となるため、回路的にみて対称性がなく、配線が
複雑となる欠点がある。
また、耐圧の高いＭＯＳＦＥＴ素子１個で回路を組んだ
場合には、ＭＯＳＦＥＴのオン抵抗ＲＤａ（。、）と耐
電圧ＢＶＤＳとの間にＲＨ（。ｎ＞ ” （Ｂ ＶＤ８
） ”の関係があるので、素子の総面積が等しい場合、
数個のＭＯＳＦＥＴ素子で組んだ時と比較してオン抵抗
が高くなるという欠点がある。
場合には、ＭＯＳＦＥＴのオン抵抗ＲＤａ（。、）と耐
電圧ＢＶＤＳとの間にＲＨ（。ｎ＞ ” （Ｂ ＶＤ８
） ”の関係があるので、素子の総面積が等しい場合、
数個のＭＯＳＦＥＴ素子で組んだ時と比較してオン抵抗
が高くなるという欠点がある。
本発明の目的は、このような欠点を除き、開閉スイッチ
としてＮチャネルエンハンスメントＭＯＳＦＥＴのＰチ
ャネルエンハンスメントＭＯＳ ＦＥＴとを用いて内部
配線を簡単化すると共に、出力スイッチの耐圧を高めた
半導体リレー回路を提供することにある。
としてＮチャネルエンハンスメントＭＯＳＦＥＴのＰチ
ャネルエンハンスメントＭＯＳ ＦＥＴとを用いて内部
配線を簡単化すると共に、出力スイッチの耐圧を高めた
半導体リレー回路を提供することにある。
本発明の半導体リレー回路の構成は、入力電流により発
光する発光ダイオードと、この発光ダイ−オードからの
出力光を受ける第１および第２の光起電力ダイオードア
レイと、これら光起電力ダイオードに発生する電流によ
りそれぞれ駆動され出力スイッチとなるＮチャネルおよ
びＰチャネルの各エンハンスメント型ＭＯＳＦＥＴとを
備え、前記ＮチャネルＭＯ３ＦＥＴのドレインをリレー
の正極性出力端子とし、前記ＰチャネルＭＯＳＦＥＴの
ドレインをそのリレーの負極性出力端子とし、前記Ｎチ
ャネルおよびＰチャネルＭＯＳＦＥＴの各ゲートを前記
第１および第２の光起電力ダイオードアレイのアノード
に、その各ソースをカソードにそれぞれ接続し、前記Ｎ
チャネルおよびＰチャネルの各ＭＯＳＦＥＴのソースを
共通接続したことを特徴とする。
光する発光ダイオードと、この発光ダイ−オードからの
出力光を受ける第１および第２の光起電力ダイオードア
レイと、これら光起電力ダイオードに発生する電流によ
りそれぞれ駆動され出力スイッチとなるＮチャネルおよ
びＰチャネルの各エンハンスメント型ＭＯＳＦＥＴとを
備え、前記ＮチャネルＭＯ３ＦＥＴのドレインをリレー
の正極性出力端子とし、前記ＰチャネルＭＯＳＦＥＴの
ドレインをそのリレーの負極性出力端子とし、前記Ｎチ
ャネルおよびＰチャネルＭＯＳＦＥＴの各ゲートを前記
第１および第２の光起電力ダイオードアレイのアノード
に、その各ソースをカソードにそれぞれ接続し、前記Ｎ
チャネルおよびＰチャネルの各ＭＯＳＦＥＴのソースを
共通接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
入力端子１，２に発光ダイ・オード°Ｄ、が接続され、
光起電力ダイオードアレイＤ２のアノード電極３からＮ
チャネルエンハンスメント型ＭＯ３ＦＥＴ Ｑ、のゲー
ト電極Ｇに接続し、さらにカソード電極４よりソース電
極Ｓに配線されている。又、光起電力ダイオードアレイ
Ｄ、のアノード電極５からＰチャネルエンハンスメント
型ＭＯＳＦＥＴＱ２のソース電極Ｓに、カソード電極６
よりゲート電極Ｇに配線されている。
光起電力ダイオードアレイＤ２のアノード電極３からＮ
チャネルエンハンスメント型ＭＯ３ＦＥＴ Ｑ、のゲー
ト電極Ｇに接続し、さらにカソード電極４よりソース電
極Ｓに配線されている。又、光起電力ダイオードアレイ
Ｄ、のアノード電極５からＰチャネルエンハンスメント
型ＭＯＳＦＥＴＱ２のソース電極Ｓに、カソード電極６
よりゲート電極Ｇに配線されている。
又、光起電力ダイオードアレイＤ２．Ｄ３のアノード電
極３，５とカソード電極４，６と並列に放電用抵抗Ｒｌ
、 Ｒ２が接続されており、さらにＮチャネルエンハン
スメント型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １のトレイン’
［ｉＤ、！−Ｐチャネルエンハンスメント型ＭＯＳＦＥ
Ｔ Ｑ２のドレイン電極りとは、それぞれ正極性出力端
子１１．負極性出力端子１２となっている。モしてＮチ
ャネルエンハンスメントＭｊ１Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ １およびＰチャネルエンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２の各ソース電極Ｓは共通接続され
ている。
極３，５とカソード電極４，６と並列に放電用抵抗Ｒｌ
、 Ｒ２が接続されており、さらにＮチャネルエンハン
スメント型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １のトレイン’
［ｉＤ、！−Ｐチャネルエンハンスメント型ＭＯＳＦＥ
Ｔ Ｑ２のドレイン電極りとは、それぞれ正極性出力端
子１１．負極性出力端子１２となっている。モしてＮチ
ャネルエンハンスメントＭｊ１Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ １およびＰチャネルエンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２の各ソース電極Ｓは共通接続され
ている。
次にこの回路の動作について説明する。
入力端子１，２間に入力信号が流れると、発光ダイオー
ドＤ１が発光し、この光が光起電力ダイオードアレイＤ
ｚ、Ｄｓを照らし、発生した光電流にてＮチャネルエン
ハンスメント型ＭＯＳＦＥＴＱ１およびＰチャネル型エ
ンハンスメント型ＭＯ３ＦＥＴＱ２のゲート・ソース間
容量を充電し、それぞれのＭＯＳＦＥＴをオン状態とさ
せる。この状態においては外部負荷よりの電流は正極性
出力端子１１より流入し、負極性出力端子１２より流出
する。
ドＤ１が発光し、この光が光起電力ダイオードアレイＤ
ｚ、Ｄｓを照らし、発生した光電流にてＮチャネルエン
ハンスメント型ＭＯＳＦＥＴＱ１およびＰチャネル型エ
ンハンスメント型ＭＯ３ＦＥＴＱ２のゲート・ソース間
容量を充電し、それぞれのＭＯＳＦＥＴをオン状態とさ
せる。この状態においては外部負荷よりの電流は正極性
出力端子１１より流入し、負極性出力端子１２より流出
する。
また、入力信号のない場合は、２つのＭＯＳＦＥＴ Ｑ
、、Ｑ、はオフ状態となるので、外９部負荷の電圧は２
つのＭＯＳＦＥＴのドレイン・ソース間耐圧の和により
阻止され負荷には電流が流れない。
、、Ｑ、はオフ状態となるので、外９部負荷の電圧は２
つのＭＯＳＦＥＴのドレイン・ソース間耐圧の和により
阻止され負荷には電流が流れない。
また、ＭＯＳＦＥＴのオン状態からオフ状態、又オフ状
態よりオン状態へ移行する時、このＭＯＳＦＥＴのター
ンオン、ターンオフ時間に差があると、負荷回路の電圧
が片側のＭＯＳＦＥＴだけに印加されることがある。そ
のためパルス性電圧に耐えうるＭＯＳＦＥＴを選ぶこと
も重要である。
態よりオン状態へ移行する時、このＭＯＳＦＥＴのター
ンオン、ターンオフ時間に差があると、負荷回路の電圧
が片側のＭＯＳＦＥＴだけに印加されることがある。そ
のためパルス性電圧に耐えうるＭＯＳＦＥＴを選ぶこと
も重要である。
さて次に本実施例のＤＩＰパッケージの内部接続図を説
明する６ 発光ダイオードＤ１より光を受ける発光素子ペレッ）１
４上に一つの光起電力ダイオードアレイＤ２のアノード
電極３から、裏面がドレイン電極でリードフレームのア
イランド１５にマウントされているＮチャネルエンハン
スメント型ＭＯＳＦＥＴ Ｑ、のゲート電極Ｇにポンデ
ィングワイヤ２０が、光起電力ダイオードアレイＤ、の
カソード電極４からソース電極Ｓにポンディングワイヤ
２１が配線されている。又、受光素子ベレッ）１４上の
もう一つの光起電力ダイオードアレイＤ、のアノード電
極５より、裏面がドレイン電極でリードフレームのアイ
ランド１６にマウントされているＰチャネルエンハンス
メント型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のソース電極Ｓ
にポンディングワイヤ２２が、カソード電極６よりゲー
ト電極Ｇにポンディングワイヤ２３が配線されている。
明する６ 発光ダイオードＤ１より光を受ける発光素子ペレッ）１
４上に一つの光起電力ダイオードアレイＤ２のアノード
電極３から、裏面がドレイン電極でリードフレームのア
イランド１５にマウントされているＮチャネルエンハン
スメント型ＭＯＳＦＥＴ Ｑ、のゲート電極Ｇにポンデ
ィングワイヤ２０が、光起電力ダイオードアレイＤ、の
カソード電極４からソース電極Ｓにポンディングワイヤ
２１が配線されている。又、受光素子ベレッ）１４上の
もう一つの光起電力ダイオードアレイＤ、のアノード電
極５より、裏面がドレイン電極でリードフレームのアイ
ランド１６にマウントされているＰチャネルエンハンス
メント型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のソース電極Ｓ
にポンディングワイヤ２２が、カソード電極６よりゲー
ト電極Ｇにポンディングワイヤ２３が配線されている。
以上説明したように本発明は、出力スイッチとしてＮチ
ャネルエンハンスメント型ＭＯＳＦＥＴとＰチャネル型
エンハンスメント型ＭＯＳＦＥＴとを対称的に組み合わ
せることにより、内部配線が簡単で、かつ出力スイッチ
の耐圧を高めた半導体リレー回路を得られるという効果
がある。
ャネルエンハンスメント型ＭＯＳＦＥＴとＰチャネル型
エンハンスメント型ＭＯＳＦＥＴとを対称的に組み合わ
せることにより、内部配線が簡単で、かつ出力スイッチ
の耐圧を高めた半導体リレー回路を得られるという効果
がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
半導体リレーの内部接続図、第３図は従来の半導体リレ
ーの一例の回路図、第４図は第３図の内部接続図である
。 Ｄｌ・・・・・・発光ダイオード、Ｄ２．Ｄｌ・・・・
・光起電力ダイオードアレイ％ Ｑｌｌ Ｑ３・・・・
・・Ｎチャネルエンハンスメント型Ｍ ＯＳ Ｆ Ｅ
Ｔ 、 Ｑ １・・・・・Ｐチャネルエンハンスメント
ｍＭｏ Ｓ Ｆ Ｅ Ｔ −Ｒ１，Ｒ２・・・・・・放
電抵抗、１，２・・・・・・入力端子、３，５・・・・
・・アノード電極、４，６・・・・・・カソード電極、
１１・・・・・・正極性出力端子、１２・・・・・・負
極性出力端子、１４・・・・・・受光素子ペレット、１
５〜エフ・・・・・・リードフレームアイランド部、２
０〜２５・・・・・・ポンディングワイヤ。
半導体リレーの内部接続図、第３図は従来の半導体リレ
ーの一例の回路図、第４図は第３図の内部接続図である
。 Ｄｌ・・・・・・発光ダイオード、Ｄ２．Ｄｌ・・・・
・光起電力ダイオードアレイ％ Ｑｌｌ Ｑ３・・・・
・・Ｎチャネルエンハンスメント型Ｍ ＯＳ Ｆ Ｅ
Ｔ 、 Ｑ １・・・・・Ｐチャネルエンハンスメント
ｍＭｏ Ｓ Ｆ Ｅ Ｔ −Ｒ１，Ｒ２・・・・・・放
電抵抗、１，２・・・・・・入力端子、３，５・・・・
・・アノード電極、４，６・・・・・・カソード電極、
１１・・・・・・正極性出力端子、１２・・・・・・負
極性出力端子、１４・・・・・・受光素子ペレット、１
５〜エフ・・・・・・リードフレームアイランド部、２
０〜２５・・・・・・ポンディングワイヤ。
Claims (1)
- 入力電流により発光する発光ダイオードと、この発光ダ
イオードからの出力光を受ける第１および第２の光起電
力ダイオードアレイと、これら光起電力ダイオードに発
生する電流によりそれぞれ駆動され出力スイッチとなる
ＮチャネルおよびＰチャネルの各エンハンスメント型Ｍ
ＯＳＦＥＴとを備え、前記ＮチャネルＭＯＳＦＥＴのド
レインをリレーの正極性出力端子とし、前記Ｐチャネル
ＭＯＳＦＥＴのドレインをそのリレーの負極性出力端子
とし、前記ＮチャネルおよびＰチャネルＭＯＳＦＥＴの
各ゲートを前記第１および第２の光起電力ダイオードア
レイのアノードに、その各ソースをカソードにそれぞれ
接続し、前記ＮチャネルおよびＰチャネルの各ＭＯＳＦ
ＥＴのソースを共通接続したことを特徴とする半導体リ
レー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181730A JPH0346410A (ja) | 1989-07-13 | 1989-07-13 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181730A JPH0346410A (ja) | 1989-07-13 | 1989-07-13 | 半導体リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346410A true JPH0346410A (ja) | 1991-02-27 |
Family
ID=16105884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181730A Pending JPH0346410A (ja) | 1989-07-13 | 1989-07-13 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910169A3 (en) * | 1997-10-17 | 2000-12-06 | Nec Corporation | FET device for use in solid-state relay |
-
1989
- 1989-07-13 JP JP1181730A patent/JPH0346410A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910169A3 (en) * | 1997-10-17 | 2000-12-06 | Nec Corporation | FET device for use in solid-state relay |
| US6172552B1 (en) | 1997-10-17 | 2001-01-09 | Nec Corporation | FET device for use in solid-state relay |
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