JPH03500100A

JPH03500100A - メモリプログラマブル制御の作動方法およびその実施のための装置

Info

Publication number: JPH03500100A
Application number: JP63506776A
Authority: JP
Inventors: ヒンスケン、ゲルハルト; イエーガー、ラインハルト; オスワルト、マルチン
Original assignee: シーメンス、アクチエンゲゼルシヤフト
Priority date: 1987-08-27
Filing date: 1988-08-18
Publication date: 1991-01-10
Also published as: DE3728661A1; DE3875976D1; WO1989002099A1; EP0375711A1; EP0375711B1; ATE82408T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】メモリプログラマブル制御の作動方法およびその実施のため０装置本発明は、メモリプログラマブル制御の作動方法であって、少なくとも１つの出力の駆動のためにビットプロセッサの論理演算結果に関係して２値入力体号の全集合が順次にピントプロセッサによりプール代数の規則に従って論理演算され、また着手すべきオア論理演算の定義による実行がアンド論理演算の前に予め定められた数のプログラマブルな括弧レベルにより保証されている作動方法に関するものであり、またこのような方法を実施するための装置に関するものである。　゛メモリプログラマブル制御ではビットプロセッサにより、技術的設備の特定のスイッチ位置、弁状態などに相応する２値入力体号が、ユーザーにより予め定められたプログラムに従って、質問され、またビットプロセッサにより論理演算される。その際にビットプロセッサのそれぞれ最後の論理演算結果がそれぞれすぐ次の、プログラムにより予め定められた入力の論理的識別信号と論理演算され、また新しい論理演算結果が形成される。こうしてプログラムがステップごとに処理され、また最後に形成された論理演算結果に相応する論理信号により１つまたはそれ以上の出力が制御され得る。二のような方法はたとえば文献ｒＳＴＥＰ３による制御プログラミング」第１巻、エイチ、ベルガー著、シーメンス株式会社、ベルリン、ミュンヘン、１９８２年から知られている。メモリプログラマブル制御により制御されるこのような設備では、１つのプログラムにより互いに論理演算されなければならない入力信号の全集合のほかに部分集合も他の出力の制４■のために選択されかつ論理演算されなければならない場合があり得る。これまで、このことは、入力信号の特定の部分集合の論理演算のために、次々にビットプロセッサにより処理されなければならないそれぞれ固有のプログラムが予め与えられることによっのみ可能であった。本発明の課題は、入力信号の予め定められた全集合を互いに論理演算する１つのプログラムのなかで同時に入力信号の予め定め得る部分集合を互いに論理演算し、またこれらの部分集合の論理演算結果に関係して出力信号を発生することである。この課題は、本発明によれば、冒頭に記載した種類の方法にお第１の括弧レベルのプログラミングの隙にビットプロセッサの当面の論理演算結果が論理演算状態としてスタックメモリに記憶され、別の各括弧レベルのプログラミングの際にそれぞれ別の論理演算状態が、スタックメモリに位置するそれぞれ最も上の論理演算状態とビットプロセッサのそれぞれ現在の論理演算結果とのアンド論理演算により形成され、１つのプログラム命令により各任意の入力信号の質問の後に、スタックメモリに位置するそれぞれ最も上の論理演算状態とビットプロセッサのそれぞれ現在の論理演算結果とのアンド論理演算により生ずるそのつどの山間マーカー結果が中間マーカーメモリに記憶可能であり、またそのつどの中間マーカー結果が別のプログラム命令によりプログラム進行の各任意の個所においてビットプロセッサから種々の出力の駆動のために受け渡し可能であることにより解決される。それにより入力信号の全集合のプログラミングの際に、入力信号の部分集合を同一のプログラム内で問題なく論理演算し、またそれに関係して種々の出力を、そのために固有のプログラムを書（必要なしに、駆動し得るだけでなく、メモリ容量の必要を少なくすることもでき、また従来の方法に（らべてプログラミングおよびプログラム進行の際の時間を顕著に節減することもできる。本発明の１つの実施例は、ビットプロセッサによりそのつどの中間マーカー結果が中間マーカーメモリから追加的な数の入力信号による別の処理のために受け渡し可能であることを特徴とする。このことは、入力信号の部分集合の論理演算結果に関係して、１つのプログラムにより予め考慮されている入力信号の全集合のなかに含まれていない間−または他の技術的設備からの別の入力信号を論理演算することを可能にする。本発明による方法を実施するためには、ビットプロセッサがアンド論理回路の入力端と接続されており、アンド論理回路の出力端がスタックメモリおよび中間マーカーメモリと接続されており、アンド論理回路の第２の入力端がスタックメモリの出力端と接続されており、また中間マーカー結果が中間マーカーメモリのなかでビットプロセッサによりアドレス指定可能かつ読込み可能であることを特徴とする装置が特に適していることが判明している。ビットプロセッサの集積構成部分であってもよいし外部に構成されていてもよいこの装置は、入力信号の順次処理に対して平行にビットプロセッサにより自動的に各アンド一括弧−関−制御指令の際にそのつどの論理演算状態が形成されることによって、また記憶された中間マーカー結果がいつでも別の処理のためにビットプロセッサにより利用され得ることによって、特に簡単な方法進行を可能にする。以下、図面に示されている実施例により本発明を一層詳細に説明する。第１図はメモリプログラマブル制御の接続プラン、また第２図は本方法を実施するための装置のブロック回路図である。第１図には、１つのプログラム進行のディスプレイのため、また−最近のメモリプログラマブル制御において−１つのプログラムの離散的な入力のために使用される接続プランが示されている。このような接続プランはたとえばメモリプログラマブル制御のＣＲＴディスプレイ上に指示され得る。接続プランを左側で境する垂直線はプログラム進行の開始を示し、また接続プランを右側で境する垂直線はプログラム進行の終了を示す、参照符号Ｅ１ないしＥ３を付されている接続シンボルはいわゆる常時開路スイッチ（ＤＩＮ１９２３９による）を示し、また参照符号Ａ１およびＡ２を付されている接続シンボルはメモリプログラマブル制御の出力を示す。接続シンボルＥ１ないしＥ５は以下では “入力Ｅ１・・・Ｅ５”と呼ばれる。たとえば入力Ｅ１およびＥ２がそうであるような常時開路スイッチの直列回路によりアンド論理演算がシンボル化され、また人力Ｅ３およびＥ４に対して並列に接続されている入力Ｅ５がそうであるような常時開路スイッチの並列回路によりオア論理演算が記述される。ノット−アンド論理演算およびノントーオア論理演算の表示は、図面を見易くするため、省略された。たとえばナンドまたはノア論理演算のようなプール代数の他の論理演算はアンド、オア、ノット−アンド、ノット−オア論理演算の組み合わせにより実現され得る。前記のように、最近のメモリプログラマブル制御では接続プランは直接的に進行可能なプログラムに変換され得る。プログラムは指令リストの形態でも入力され得る。このような指令リストは以下では、理解を一層良好にするため、接続プランにより作成されるものとする。接続プランは常に左から右へ、また上から下へ読まれ、また第２図に関連して後で詳細に説明されるビットプロセッサＢＰに対する相応の制御指令に変換される。このような制御指令は通常、オペレーション部分およびオペランド部分（ＤＩＮ１９２３９）から成っている。その際にオペレーション部分は何がなされなければならないか−アンド、オアなどの論理演算を行うべきか否か−を示し、またオペランド部分は何によってそれがなされなければならないか−たとえば入力Ｅ３、入力Ｅ２によって、または出力端Ａ１によって−を示す。信号状態論理“０ ”または論理″１″に関する入力の質問および質問された信号状態のアンド論理演算はオペランド、たとえば入力Ｅ１と結び付いてオペレーション“Ｕ”により記号付けされる。質問された信号のオア論理演算は同じく相応のオペランドと結び付いてオペレーション“０″により記号付けされる。制御指令“ＵＥＩ”はたとえば、入力Ｅ１に与えられている信号とビットプロセッサＢＰの現在の論理演算結果とのアンド−オペレーションが行われなければならないことを意味する。この事情は定式化「入力Ｅ１がアンド論理演算されるｊによっても表され得る。その際にビットプロセッサＢＰは規則「オアの前にアンド」に従って動作する。オア論理演算がアンド論理演算の前に行われるべきであれば、そのつどのオア論理演算がプログラムすべき括弧レベルのなかで行われなければならない。括弧レベルのプログラミングの結果として、ビットプロセッサＢＰはプログラムの進行の際にそのつどの論理演算結果を括弧レベルの処理の前にマーカー−レジスタのなかに保護し、またその後に初めて括弧レベルの処理により開始する。このような括弧レベルは、接続プランのなかで分岐が生ずるときに毎回入力されなければならない。なぜならば、分岐はオア機能の記号であるからである。本発明の一層良好な理解のために、先ず従来の技術から出発することにする。そのためには、制御指令の和から成る指令リストが第１図による接続プランから点ＺＭＩから出力Ａ２への分岐なしに作成されなければならない。入力Ｅ１に対する制御指令は１、　ＵＥＩである、前記のように、このことは、入力Ｅ１がビットプロセッサＢＰの論理演算結果ＶＫＥとアンド論理演算されなけれならないことを意味する。しかし第１の制御指令の際にはまだ論理演算結果ＶＫＥがビットプロセッサＢＰのなかに存在していないので、入力Ｅ１に与えられている論理的識別信号は直接に論理演算結果ＶＫＥとして論理演算結果−レジスタのなかに受け渡される。第２のプログラムステップでは入力Ｅ１およびＥ２の直列配置から、入力Ｅ２が当面の論理演算結果ＶＫＥとアンド論理演算されなければならないことが明らかになる。そのための制御指令は２、　ＵＥ２である、第３のプログラムステップでは、分岐（節点）により認識可能な、入力Ｅ３およびＥ４の直列回路との入力Ｅ５０オア論理演算がアンド一括弧−制御指令により考慮されなければならない。３、Ｕ（この括弧のなかで入力Ｅ３が入力Ｅ４とアンド論理演算され、またこの論理演算の結果が次いで一括弧を閉じた後に一人力Ｒ５とオア論理演算されなければならない、最後に、７．制御指令の後に存在する論理演算結果ＶＫＥにより出力Ａ１が駆動されなげればならない、従って指令リスト全体は下記の内容である。上記の３．制御指令“ＵじではビットプロセッサＢＰは論理演算結果を自動的に中間メモリ（括弧−スタックメモリ）のなかに記憶し、また４、制御指令“ＵＥ３”の実行に進む、このことは１．制御指令の際と同じく入力Ｅ３における信号状態の直接的な受け渡しにより行われる。なぜならば、この場合にも先行のオペレーションからの論理演算結果が存在しないからである。７゜制御指令中に括弧を閉じた後に、括弧のなかのオア論理演算（“ＯＥ５″、６．制御指令）により生じた論理演算結果が括弧を開く（“Ｕじ、３．制御Ｂ指令）際に記憶された入力Ｅ１およびＥ２のアンド論理演算の論理演算結果と再び“アンド”論理演算され、またその結果としての論理演算結果の最後に得られる識別信号により出力Ａ１が駆動される。いま、入力信号Ｅ１ないしＥ５の全数に関係して駆動される出力Ａｌに追加して出力Ａ２が入力Ｅ１、Ｅ２およびＥ５の論理演算の結果に関係して駆動されるべき場合を考察することにスル・その際にこの論理演算に対するプログラムの流れは接続プラン中ニ矢印付キの破線により示されている。その際に参照符号ＺＭＩを付されている出力Ａ２への分岐点はこの個所で入力Ｅ１、Ｅ２およびＥ５の論理演算に相応する論理演算結果ＶＫＥが形成されなければならないことを意味する。形成すべきこの論理演算結果は中間マーカー結果ＺＭＩと呼ばれる。しかし、それは通常のプログラム進行の際に６．制御指令の実行後に生ずる論理演算結果と同一ではない。すなわち、オア指令（“ＯＥ５“、６．制御指令〕の後に現在の論理演算結果力く５、制御指令の際に存在した論理演算結果と入力Ｅ５の論理的信号状態とのオア論理演算により形成される。しかし中間マーカー結果ＺＭＩは３つの入力信号Ｅ１、Ｅ　２　ｈよびＥ５のアンド論理演算から生じなければならない。ここに本発明が用いられる。たとえば入力Ｅ１、Ｅ２およびＥ５の信号のようなプログラムにより質問すべき入力信号の全集合からの部分集合の論理演算を当面のプログラム進行中に可能にするため、メモリプログラマブル制御は、自動的に各アンド一括弧−開−命令の際に、ここでは３．制御指令中のように、それぞれ先行の論理演算状態ＶＫＳ　（ｎ−１）がそれぞれ当面の論理演算結果ＶＫＥとアンド論理演算されることによって、それぞれ当面の論理演算結果ＶＫＥから論理演算状態ＶＫＳ　（ｎ）が形成されるように構成されている。このそのつどの論理演算状態ＶＫＳ　（ｎ）は自動的にスタックメモリの第１の個所に書かれる。論理演算結果ＶＫＥおよび論理演算状態ＶＫＳ　（ｎ）　、ＶＫＳ　（ｎ−１）ならびにスタックメモリＳＴという用語については第２図に関連して後でまた詳細に説明する。例として、アンド一括弧−開−命令（３，制御指令）の際に存在する論理演算結果ＶＫＥは入力Ｅ１およびＥ２のアンド論理演算から生ずる。前もってまだ論理演算状態ＶＫＳ　（ｎ）が形成されなかったので、当面の論理演算結果ＶＫＥが直接的に論理演算状態ＶＫＳ　（１）としてスタックメモリＳＴのなかに受け渡される。論理演算状態ＶＫＳ　（ｎ）により括弧レベルのなかの各個所で、たとえばここでは入力Ｅ５の後で、入力信号の予め定め得る部分集合の論理演算に相応する中間マーカー結果ＺＭＩが形成され得る。その際にたとえば中間マーカー結果ＺＭＩは、点ＺＭＩに存在する論理演算結果ＶＫＥと最後に形成された論理演算状態ＶＫＳ　（ｎ）とのアンド論理演算から生じ、その際にこの過程器よプログラムの相応の個所、−たとえば６．制御指令と７゜制御指令との間−に設けるべき制御指令ｒＳＭＺ　：中間マーカーをセラ）Ｊにより開始される。同じくマイクロプロセッサの命令ストックのなかに集積すべきである制御指令「ＬＺＭ：中間マーカーをロード−１により山間マーカー結果がビットプロセッサＢＰのすべてのプログラム進行に続いて直ちにもしくはその終了時にロードされ、また直接的に出力Ａ２の駆動のために、またはプログラム進行中に予定されていない他の入力信号による別の処理のために使用され得る。第２図には本方法を実施するための装置のブロック回路図力く示されている。この装置は、バスＢ１を介してビットプロセッサＢＰと接続されている命令メモリＢＳから成っている。ビットプロセッサＢＰは線Ｌ１を介してアンド要素Ｕの第１の入力端Ｅ１と接続されている。アンド要素Ｕの出力端から線Ｌ２がスタックメモリＳＰに通じており、また線Ｌ４が書込み一読出しメモリとして構成された中間マーカーメモリＺＭＳに通じている。スタックメモリＳＰは線Ｌ３を介してアンド要素Ｕの第２の入力端Ｅ２と接続されている。中間マーカーメモリＺＭＳのデータ出力端りは線Ｌ５を介してビットプロセッサＢＰと接続されている。バスシステムＢ２を介して山間マーカーメモリＺＭＳはピットプロセッサＢＰによりアドレス指定され得る。スタックメモリＳＰのメモリ場所の数はメモリプログラマブル制御のプログラマブルな括弧レベルの数に一致しているべきであろう。メモリプログラマブル制御のために必要な別の要素、たとえば入出カモジュールおよび制御論理は、図面を見易くするため、省略されている。ビットプロセッサＢＰは制御指令をバスシステムＢ１を介して命令メモリＢＳから受ける。中間マーカーメモリＺＭＳのなかに、それぞれ入力信号の考察すべき部分集合の論理演算結果を示す中間マーカー結果ＺＭを記憶するためには、ビットプロセッサＢＰはもちろん内部で、命令ｒＳＺＭ：中間マーカーをセント」およびｒＬＺＭ：中間マーカーをロードＪを認識するように準備されていなければならない。プログラミングを簡単化するため、その際にたとえばｒ　Ｌ　Ｎ　Ｚ　Ｍ　：反転された中間マーカーをセットｊ、ｒＵＺＭ：アンド中間マーカー」、ｒＯＺＭ：オア中間マーカー」のような別の制御指令がビットプロセッサＢＰの命令ストックのなかに収容され得る。しかし、これらの追加的な制御指令についてここでこれ以上詳細に説明する必要はない。プログラム進行の際には各アンド一括弧−関−制御指令−Ｕ（”（たとえば３．制御指令）の際に線Ｌ１を介してビットプロセッサＢＰ内に存在する現在の論理演算結果ＶＫＥがアンド要素Ｕの入力端Ｅ１に導かれる。第１のアンド一括弧−開−制御指令“Ｕ（”　（たとえば３．制御指令）の際には、この論理演算結果ＶＫＥが直接的にアンド要素Ｕの出力端Ａを介してスタックメモリＳＰのなかに書込まれ、もしくはスタックメモリＳＰが基本状態で信号論理“ｌ”で占められており、またアンド要素Ｕの入力端Ｅ１に与えられている論理演算結果がｍＬ３を介してアンド要素Ｕの入力端Ｅ２に導かれる信号論理“ １”と−緒にアンド論理演算される。信号論理”ｌ”はアンド論理演算の中性要素であるから、それによって論理演算結果ＶＫＥは出力端Ａを介して、また線Ｌ２を介して同じく論理演算状態ＶＫＳ　（ｎ）としてスタックメモリＳＰの最も上の位置に到達する。その際にスタックメモリＳＰは、それぞれすぐ次の形成される論理演算状態ＶＫＳ　（ｎ）がそれぞれ最も上のメモリかに位置する情報がそれぞれ１つ下のメモリセルに記憶されるように編成されている。それによってメモリ属成は“先入れ一後出し”原理に基づいている。プログラム進行の間の各別のアンド一括弧−開−制御指令“Ｕじ　（たとえば３．制御指令）の際には（たとえば第１図によればこのような制御指令はもはや存在しない）、このアンド一括弧−開−制御指令の前に存在するそれぞれ現在のビットプロセッサＢＰの論理演算結果ＶＫＥが線Ｌ１を介してアンド要素Ｕの入力端Ｅ１に導かれ、また＆ｉＬ３を介してアンド要素Ｕの入力端Ｅ２に導かれてそれぞれスタックメモリＳＴのなかの最も上に位置する論理演算状態ＶＭＳ　（ｎ −１）と−緒にアンド論理演算される。新しい論理演算状態ＶＫＳ　（ｎ）は出力端Ａおよび線Ｌ２を介して再びスタックメモリＳＴの第１の位置に書込まれる。第ｎのアンド一括弧−開−制御指令に相応する第ｎの論理演算状態ＶＫＳの形成法則は上記のことに相応して下記のように表される。ＶＫＳ　（ｎ）＝ＶＫＳ　（ｎ−１）アンドＶＫＥ第１のアンド一括弧−間一制掘指令の際に形成される第１の論理演算状ｉＶ　Ｋ　Ｓ　（１）に対しては下式が当てはまる。ＶＫＳ　（１）＝ＶＫＥその際に論理演算状ｊｊ３ＶＫｓ（ｎ）の形成は自動的にまたプログラム処理に対して並列にピットプロセンサＢＰにより行われる。プログラムの任意の位置に、プログラムにより処理される入力Ｅ１・・・Ｅ５の全数からの入力信号の部分集合の論理演算に相応する中間マーカー結果ＺＭが形成されるべきときに初めて、そのためにプログラム中に予定されている「中間マーカーをセット」制御指令ＳＺＭにより、スタックメモリＳＴのなかで第１の位置に位置する論理演算状態ＶＫＳ　（ｎ）がアンド要素Ｕの入力端Ｅ２に与えられ、またアンド要素Ｕの入力端Ｅ１に与えられるビットプロセッサＢＰの現在の論理演算結果ＶＫＥと一緒にアンド論理演算され、またこの論理演算の結果が中間マーカー結果ＺＭとしてアンド要素Ｕの出力端Ａを介して、また線Ｌ４を介して中間マーカーメモリＺＭＳのメモリ場所に書込まれる。スタックメモリＳＴの内容はその際に不変にとどまる。制御指令ｒＳ　ＺＭ　：中間マーカーをセット」により同時にビットプロセッサＢＰが第２のバスシステムＢ２を介して中間マーカーメモリＺＭＳのなかの相応のメモリ場所をアドレス指定する。たとえば制御指令ｒＳＺＭ５　：中間マーカー５をセット」により論理演算の結果が線Ｌ４を介して中間マーカーメモリＸＭＳのなかの第５のメモリ場所に書込まれる。中間マーカーメモリＺＭＳは必要に応じてビットプロセッサＢＰにより中間マーカー結果の別の処理のために「読まれｊ得る。このことは、ビットプロセッサＢＰをしてバスＢ２を介して中間マーカーメモリの相応のメモリセルをアドレス指“させ、また別の処理のために受け渡しさせる制御指令ｒｌ−：、：：中間マーカーをロード」により行われる。国際調査報告カベ一一１＾−−−ｍ　ＰＣＴ／ＤＥ　ε８１００５０７国際調査報告Ｏεａｌ！００５０７ＳＡ２３７フＯ

Claims

【特許請求の範囲】

１．メモリプログラマブル制御の作動方法であって、少なくとも１つの出力の駆動のためにビットプロセッサの論理演算結果に関係して２値入力信号の全集合が順次にビットプロセッサによりブール代数の規則に従って論理演算され、また着手すべきオア論理演算の定義による実行がアンド論理演算の前に予め定められた数のプログラマブルな括弧レベルにより保証されている作動方法において、第１の括弧レベルのプログラミングの際にビットプロセッサ（ＢＰ）の当面の論理演算結果（ＶＫＳ）が論理演算状態（ＶＫＳ（１））としてスタックメモリ（ＳＴ）に記憶され、別の各括弧レベルのプログラミングの際にそれぞれ別の論理演算状態（ＶＫＳ（ｎ））が、スタックメモリに位置するそれぞれ最も上の論理演算状態（ＶＫＳ（ｎ−１））とビットプロセッサ（ＢＰ）のそれぞれ現在の論理演算結果（ＶＫＥ）とのアンド論理演算により形成され、１つのプログラム命令により各任意の入力信号の質問の後に、スタックメモリに位置するそれぞれ最も上の論理演算状態（ＶＫＳ（ｎ））とピットプロセッサ（ＢＰ）のそれぞれ現在の論理演算結果（ＶＫＥ）とのアンド論理演算により生ずるそのつどの中間マーカー結果（ＺＭ１、ＺＭ）が中間マーカーメモリ（ＺＭＳ）に記憶可能であり、またそのつどの中間マーカー結果（ＺＭ１、ＺＭ）が別のプログラム命令によりプログラム進行の各任意の個所においてビットプロセッサ（ＢＰ）から種々の出力（Ａ２）の駆動のために受け渡し可能であることを特徴とするメモリプログラマプル制御の作動方法。
２．ビットプロセッサ（ＢＰ）によりそのつどの中間マーカー結果（ＺＭ１）が中間マーカーメモリ（ＺＭＳ）から追加的な数の入力信号による別の処理のために受け渡し可能であることを特徴とする請求項１記載の方法。
３．請求項１または２記載の方法を実施するための装置において、ビットプロセッサ（ＢＰ）がアンド論理回路（Ｕ）の入力端（Ｅ１）と接続されており、アンド論理回路（Ｕ）の出力端（Ａ）がスタックメモリ（ＳＴ）および中間マーカーメモリ（ＺＭＳ）と接続されており、アンド論理回路（Ｕ）の第２の入力端（Ｅ２）がスタックメモリ（ＳＴ）の出力端と接続されており、また中間マーカー結果（ＺＭ）が中間マーカーメモリ（ＺＭＳ）内でビットプロセッサ（ＢＰ）によりアドレス指定可能かつ読込み可能であることを特徴とする装置。