JPH0351097B2 - - Google Patents
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- JPH0351097B2 JPH0351097B2 JP58141879A JP14187983A JPH0351097B2 JP H0351097 B2 JPH0351097 B2 JP H0351097B2 JP 58141879 A JP58141879 A JP 58141879A JP 14187983 A JP14187983 A JP 14187983A JP H0351097 B2 JPH0351097 B2 JP H0351097B2
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- JP
- Japan
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- chip
- connection
- chips
- bonding
- mounting
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、同一機能素子を多数隣接配置して実
装する半導体チツプの基板への実装方法に関する
ものである。
装する半導体チツプの基板への実装方法に関する
ものである。
（従来技術）
従来、同一機能素子、例えばICチツプ等の半
導体チツプ（以下、単にチツプと称す）を、ボン
デイング技術を用いて基板上に多数並べて実装す
る構造、例えば、半導体チツプのサーマルヘツド
への実装では、前記チツプの接続端子相互の接続
を行う接続パターンは２層配線にて形成してい
た。
導体チツプ（以下、単にチツプと称す）を、ボン
デイング技術を用いて基板上に多数並べて実装す
る構造、例えば、半導体チツプのサーマルヘツド
への実装では、前記チツプの接続端子相互の接続
を行う接続パターンは２層配線にて形成してい
た。
第１図は、前述したチツプでの２層配線を説明
する図で、図中、Ａ，Ｂ，Ｃは同一の機能を備え
たチツプで、接続端子１，２，……ｍ，が形成さ
れており、各々の同一機能の端子は図示するよう
に接続線，，…Ｍで接続されている。
する図で、図中、Ａ，Ｂ，Ｃは同一の機能を備え
たチツプで、接続端子１，２，……ｍ，が形成さ
れており、各々の同一機能の端子は図示するよう
に接続線，，…Ｍで接続されている。
ここで、接続線，，…，Ｍに着目すると、
各チツプＡ，Ｂ，Ｃの接続端子１，２，…，ｍは
同一パターンの配列である為、対応する各チツプ
の同一機能の接続端子との接続の際にその接続線
に交叉するパターンが形成されるのが理解される
のである。したがつて、従来は、複数のチツプの
基板への実装の際には、前記交叉部分で他種の信
号線と接触するのを防ぐ為の工夫例えば、該当箇
所を２層にする等の工夫がなされていたのであ
る。
各チツプＡ，Ｂ，Ｃの接続端子１，２，…，ｍは
同一パターンの配列である為、対応する各チツプ
の同一機能の接続端子との接続の際にその接続線
に交叉するパターンが形成されるのが理解される
のである。したがつて、従来は、複数のチツプの
基板への実装の際には、前記交叉部分で他種の信
号線と接触するのを防ぐ為の工夫例えば、該当箇
所を２層にする等の工夫がなされていたのであ
る。
第２図〜第４図は、以上の問題点を考慮し、工
夫した従来の実装方法の一例を説明する図で、第
２図は基板、例えば図示しないサマールヘツド上
にボンデイング技術により搭載するチツプでの端
子配置の一例を示す図、第３図は第２図で示した
チツプと接続パターンの形成されたフイルムとを
ボンデイングによつて接続した図、第４図は第３
図の如く接続したチツプとフイルムとを図示しな
い基板、例えばサーマルヘツド上に実装した例を
示す図である。
夫した従来の実装方法の一例を説明する図で、第
２図は基板、例えば図示しないサマールヘツド上
にボンデイング技術により搭載するチツプでの端
子配置の一例を示す図、第３図は第２図で示した
チツプと接続パターンの形成されたフイルムとを
ボンデイングによつて接続した図、第４図は第３
図の如く接続したチツプとフイルムとを図示しな
い基板、例えばサーマルヘツド上に実装した例を
示す図である。
以上の図において、１１はチツプ、１２は接続
パターン１２ａを形成したフイルムキヤリアを示
し、１，２，…，ｍと１′，２′，…，m′は各々
チツプ１１の端子形成部分に配置し、形成された
接続の為の端子であり、前者は信号パツド、後者
はダミーパツドである。この信号パツド１，２，
…ｍとダミーパツド１′，２′，…，m′は、図示
する如く同一チツプ上で左右対称に配置、形成さ
れる。又、図中の太い破線は図示しない基板に形
成された接続パターンであり、実線は前記素子等
に形成された接続パターンおよびリードである。
パターン１２ａを形成したフイルムキヤリアを示
し、１，２，…，ｍと１′，２′，…，m′は各々
チツプ１１の端子形成部分に配置し、形成された
接続の為の端子であり、前者は信号パツド、後者
はダミーパツドである。この信号パツド１，２，
…ｍとダミーパツド１′，２′，…，m′は、図示
する如く同一チツプ上で左右対称に配置、形成さ
れる。又、図中の太い破線は図示しない基板に形
成された接続パターンであり、実線は前記素子等
に形成された接続パターンおよびリードである。
そして、第２図に示す如き接続端子を配置形成
した端子形成部分を有するチツプを基板上に多数
並べ同一機能の端子相互を接続して行うチツプの
実装は、先ず第２図に示すチツプ１１と第３図に
示す如くあらかじめ接続パターン１２ａの形成さ
れたフイルムキヤリア１２とを接続する。この時
の接続は、フイルムキヤリア１２に形成された接
続パターン１２ａによつてチツプ１１上に信号パ
ツドとダミーパツド、例えば１と１′，２と２′，
…，ｍとm′とを接続する。この時の技術は、こ
の種の端子接続で広く用いられているボンデイン
グ技術のうちのTAB法のインナーボンデイング
が用いられる。次いで、以上第３図の如く接続し
たチツプ１１とフイルムキヤリア１２とを図示し
ない基板上の接続パターン、すなわち、第４図に
太い破線で示す接続パターン上にボンデイング技
術例えばTAB法のアウターボンデイングを用い
て接続することによりチツプ１１の基板への実装
を完了する。これにより、任意の場所で各々、信
号線を接続することにより第１図で説明した基板
上での２層配線と同等の構成が得られたことにな
るのである。
した端子形成部分を有するチツプを基板上に多数
並べ同一機能の端子相互を接続して行うチツプの
実装は、先ず第２図に示すチツプ１１と第３図に
示す如くあらかじめ接続パターン１２ａの形成さ
れたフイルムキヤリア１２とを接続する。この時
の接続は、フイルムキヤリア１２に形成された接
続パターン１２ａによつてチツプ１１上に信号パ
ツドとダミーパツド、例えば１と１′，２と２′，
…，ｍとm′とを接続する。この時の技術は、こ
の種の端子接続で広く用いられているボンデイン
グ技術のうちのTAB法のインナーボンデイング
が用いられる。次いで、以上第３図の如く接続し
たチツプ１１とフイルムキヤリア１２とを図示し
ない基板上の接続パターン、すなわち、第４図に
太い破線で示す接続パターン上にボンデイング技
術例えばTAB法のアウターボンデイングを用い
て接続することによりチツプ１１の基板への実装
を完了する。これにより、任意の場所で各々、信
号線を接続することにより第１図で説明した基板
上での２層配線と同等の構成が得られたことにな
るのである。
しかしながら、これまでの説明から判明するよ
うに、第２〜４図を用いて説明した従来の方法で
は、実装すべきチツプについてみると、接続パタ
ーン数の２倍のパツドを必要とし、したがつて、
チツプ面積を同じようにするとパツドピツチ、換
言するとボンデイングピツチが極めて狭くなつて
作業性、ボンデイング時の歩留り等の低下を招
き、又、前記欠点を防ぐ為にパツドピツチを広く
するとチツプ面積が大きくなる等の問題が生じて
いた。更に、信号パツドとダミーパツドとの接続
にフイルムキヤリアを用いる構成であるので、接
続の為のボンデイング作業は多く、又、ワイヤボ
ンデイング等の他の接続手段の採用、換言する
と、他の実装法への応用が困難である等の問題が
あつた。
うに、第２〜４図を用いて説明した従来の方法で
は、実装すべきチツプについてみると、接続パタ
ーン数の２倍のパツドを必要とし、したがつて、
チツプ面積を同じようにするとパツドピツチ、換
言するとボンデイングピツチが極めて狭くなつて
作業性、ボンデイング時の歩留り等の低下を招
き、又、前記欠点を防ぐ為にパツドピツチを広く
するとチツプ面積が大きくなる等の問題が生じて
いた。更に、信号パツドとダミーパツドとの接続
にフイルムキヤリアを用いる構成であるので、接
続の為のボンデイング作業は多く、又、ワイヤボ
ンデイング等の他の接続手段の採用、換言する
と、他の実装法への応用が困難である等の問題が
あつた。
（発明の目的）
本発明は、以上述べたいくつかの問題点を考慮
してなされたものであつて、従来必要としていた
フイルムキヤリア、およびダミーパツドを用いず
に、各チツプの同一機能の端子相互の接続を実現
する実装方法を提供することを目的とするもの
で、ボンデイング作業の減少を図り、チツプ面積
を増すことなく充分なパツドピツチを確保、換言
すると、充分なボンデイングピツチを確保した作
業性の優れた実装方法を提供するものである。
してなされたものであつて、従来必要としていた
フイルムキヤリア、およびダミーパツドを用いず
に、各チツプの同一機能の端子相互の接続を実現
する実装方法を提供することを目的とするもの
で、ボンデイング作業の減少を図り、チツプ面積
を増すことなく充分なパツドピツチを確保、換言
すると、充分なボンデイングピツチを確保した作
業性の優れた実装方法を提供するものである。
（発明の構成）
すなわち、本発明は上記目的を達成する為に、
接続端子の配置の異つたチツプを用い、しかもチ
ツプに配置形成する接続端子は、チツプを基板に
実装した場合に、隣り合つたチツプのそれと左右
対称となるように配置形成し、基板上の接続パラ
ーンにより隣り合うチツプの同一機能の接続端子
相互を接続する構成としたものである。以下、図
面を用いて本発明を説明する。
接続端子の配置の異つたチツプを用い、しかもチ
ツプに配置形成する接続端子は、チツプを基板に
実装した場合に、隣り合つたチツプのそれと左右
対称となるように配置形成し、基板上の接続パラ
ーンにより隣り合うチツプの同一機能の接続端子
相互を接続する構成としたものである。以下、図
面を用いて本発明を説明する。
（発明の実施例）
第５図は、本発明に係る第１の実施例を示す図
で、図中、D1，D2，…，E1，E2，…は同一の機
能を備えたチツプであつて、その端子形成部分に
は接続端子である信号パツド１，２，…，ｍ−
１，ｍが配置形成されている。この時の前記信号
パツドは、チツプＤ−，Ｅ−で異つており、各々
のチツプを交互に配列した場合に、隣り合うチツ
プＤ−またはＥ−のそれと互いに左右対称になる
ように配置形成されている。又、図中での太い破
線は、図示しない基板上に形成した接続パター
ン、ここでは信号線のパターンであり、図示する
如く形成されている。すなわち、隣接チツプの同
一機能の信号パツト相互を接続する信号線のパタ
ーンは、対応の信号パツドの接続の際に他の信号
線のパターンと交叉することなく形成されている
のである。例えば、第５図において、チツプD1，
E1，D2に配置形成された各信号パツド相互の接
続についてみると、信号パツド１の接続では、チ
ツプD1とE1との間は１番外側に形成された最長
パターンを、チツプE1とD2との間は逆に１番内
側に形成された最短パターンを介して各々行なわ
れており、又、信号パツドｍの接続では、チツプ
D1とE1との間は１番内側に形成された最短パタ
ーンを、チツプE1とD2との間は逆に１番外側に
形成された最長パターンを介して各々行なわれて
いるのである。したがつて、交互に配したチツプ
Ｄ−とＥ−の同一機能の信号パツド相互の接続に
際し、その信号線のパターンに他の信号線のパタ
ーンが交叉する部分が生じることなく、第１図で
示した端子接続部分の２層配線と同等の配線が行
えたことになるのである。
で、図中、D1，D2，…，E1，E2，…は同一の機
能を備えたチツプであつて、その端子形成部分に
は接続端子である信号パツド１，２，…，ｍ−
１，ｍが配置形成されている。この時の前記信号
パツドは、チツプＤ−，Ｅ−で異つており、各々
のチツプを交互に配列した場合に、隣り合うチツ
プＤ−またはＥ−のそれと互いに左右対称になる
ように配置形成されている。又、図中での太い破
線は、図示しない基板上に形成した接続パター
ン、ここでは信号線のパターンであり、図示する
如く形成されている。すなわち、隣接チツプの同
一機能の信号パツト相互を接続する信号線のパタ
ーンは、対応の信号パツドの接続の際に他の信号
線のパターンと交叉することなく形成されている
のである。例えば、第５図において、チツプD1，
E1，D2に配置形成された各信号パツド相互の接
続についてみると、信号パツド１の接続では、チ
ツプD1とE1との間は１番外側に形成された最長
パターンを、チツプE1とD2との間は逆に１番内
側に形成された最短パターンを介して各々行なわ
れており、又、信号パツドｍの接続では、チツプ
D1とE1との間は１番内側に形成された最短パタ
ーンを、チツプE1とD2との間は逆に１番外側に
形成された最長パターンを介して各々行なわれて
いるのである。したがつて、交互に配したチツプ
Ｄ−とＥ−の同一機能の信号パツド相互の接続に
際し、その信号線のパターンに他の信号線のパタ
ーンが交叉する部分が生じることなく、第１図で
示した端子接続部分の２層配線と同等の配線が行
えたことになるのである。
このように、以上述べた第５図では、これまで
述べた接続パターンを有する基板（図示せず）、
例えばサーマルヘツド上に、信号パツド１，２，
…，ｍ−１，ｍを有するチツプＤ−とＥ−の２種
のチツプを交互に並べ、ボンデイングによりその
信号線のパターンと、対応の信号パツドとを接続
する実装方法により得た半導体チツプの基板への
実装状態が示されているのである。
述べた接続パターンを有する基板（図示せず）、
例えばサーマルヘツド上に、信号パツド１，２，
…，ｍ−１，ｍを有するチツプＤ−とＥ−の２種
のチツプを交互に並べ、ボンデイングによりその
信号線のパターンと、対応の信号パツドとを接続
する実装方法により得た半導体チツプの基板への
実装状態が示されているのである。
（発明の効果）
以上、詳細に説明したように、本発明によれ
ば、接続端子である信号パツドの配置の異つた半
導体チツプ、すなわち、交互に並べた場合にその
端子形成部分の信号パツドが、隣り合う半導体チ
ツプの信号パツドと左右対称となるように該信号
パツドを配置形成した半導体チツプを用いる構成
としたので、交叉部分のない接続パターンを有す
る基板が得られ、しかも、フイルムキヤリア、ダ
ミーパツドを用いることなく実現出来るので、半
導体チツプの小型化が図れ、したがつて、半導体
チツプの基板上への高密度実装が可能となり、
又、従来構成の半導体チツプと較べてみると、既
述の如くダミーパツドが不要な為、端子ピツチ、
換言すると大きなボンデイングピツチが得られ、
ボンデイング工程での生産性、歩留り等の向上が
期待出来るのである。更に、フイルムキヤリアを
用いる構成ではないので、半導体チツプの実装に
ワイヤーボンデイグ法等の採用も可能になる等、
優れた効果が期待できるのである。
ば、接続端子である信号パツドの配置の異つた半
導体チツプ、すなわち、交互に並べた場合にその
端子形成部分の信号パツドが、隣り合う半導体チ
ツプの信号パツドと左右対称となるように該信号
パツドを配置形成した半導体チツプを用いる構成
としたので、交叉部分のない接続パターンを有す
る基板が得られ、しかも、フイルムキヤリア、ダ
ミーパツドを用いることなく実現出来るので、半
導体チツプの小型化が図れ、したがつて、半導体
チツプの基板上への高密度実装が可能となり、
又、従来構成の半導体チツプと較べてみると、既
述の如くダミーパツドが不要な為、端子ピツチ、
換言すると大きなボンデイングピツチが得られ、
ボンデイング工程での生産性、歩留り等の向上が
期待出来るのである。更に、フイルムキヤリアを
用いる構成ではないので、半導体チツプの実装に
ワイヤーボンデイグ法等の採用も可能になる等、
優れた効果が期待できるのである。
第１図はこの種の実装の際に必要とされる２層
配線を説明する図、第２〜４図は従来の実装の一
例を説明する図で、第２図は実装する半導体チツ
プでの端子配置の一例を示す図、第３図は第２図
に示した半導体チツプと配線パターンを形成した
フイルムキヤリアとを接続した図、第４図は第３
図での半導体チツプとフイルムキヤリアとを複数
基板上に実装した場合の状態を示す図、第５図は
本発明に係る一実施例を示す図である。 １，２，…，ｍ−１，ｍは信号パツド、D1，
D2，…，E1，E2，…はチツプである。
配線を説明する図、第２〜４図は従来の実装の一
例を説明する図で、第２図は実装する半導体チツ
プでの端子配置の一例を示す図、第３図は第２図
に示した半導体チツプと配線パターンを形成した
フイルムキヤリアとを接続した図、第４図は第３
図での半導体チツプとフイルムキヤリアとを複数
基板上に実装した場合の状態を示す図、第５図は
本発明に係る一実施例を示す図である。 １，２，…，ｍ−１，ｍは信号パツド、D1，
D2，…，E1，E2，…はチツプである。
Claims (1)
- 【特許請求の範囲】 １ 基板に形成した接続パターン上に同一機能の
半導体チツプを複数並べる実装方法において、 特定の端子配列を有する第１種類のICチツプ
と、 この第１種類のICチツプと左右対称の端子配
列を有する第２種類のICチツプとを交互に配置
し、 基板上に形成される接続パターンにより、これ
ら第１種類のICチツプと第２種類のICチツプと
の同一機能の端子相互を順次接続することを特徴
とする、 半導体チツプの基板への実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141879A JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141879A JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034023A JPS6034023A (ja) | 1985-02-21 |
| JPH0351097B2 true JPH0351097B2 (ja) | 1991-08-05 |
Family
ID=15302283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141879A Granted JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034023A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600363A (en) * | 1988-12-28 | 1997-02-04 | Kyocera Corporation | Image forming apparatus having driving means at each end of array and power feeding substrate outside head housing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582037A (ja) * | 1981-06-29 | 1983-01-07 | Oki Electric Ind Co Ltd | Ｉｃ等の実装方法 |
| JPS5862076A (ja) * | 1981-10-12 | 1983-04-13 | Oki Electric Ind Co Ltd | サ−マルヘツドの二層配線部の製造方法 |
-
1983
- 1983-08-04 JP JP58141879A patent/JPS6034023A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034023A (ja) | 1985-02-21 |
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