JPH0351157B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、複合カラー信号をデジタル的に処
理するための少なくとも１個の集積回路を備えた
カラーテレビジヨン受像機用の利得制御を備えた
集積されたデジタル色チヤンネル回路に関するも
のである。

〔発明の技術的背景〕

色チヤンネル回路はヨーロツパ特許出願
EP51075A1号明細書に記載されている。

デジタル信号処理回路を備えたカラーテレビジ
ヨン受像機の実際の試験によつて従来の技術によ
る色チヤンネル回路はなお幾つかの欠点を有する
ことが明らかになつた。例えばバースト振幅測定
回路は未だ最良なものとは云えない。何故ならば
従来の技術ではバースト信号はゼロ交差点或はそ
の近傍でサンプルされる、すなわち測定される可
能性があるからである。これらの測定された値は
小さいので、それから形成されたデジタル値は小
さな数であり、測定誤差が大きい欠点がある。

従来技術の装置の別の欠点は利得制御のために
２個の設定点、すなわち２個の読取り専用メモリ
に入れられた対応する数の形態の下方および上方
しきい値レベルを有することである。最後に制御
信号の積分装置は２個のカウンタにより構成さ
れ、それ故この積分器の時定数はカウンタ用のク
ロツク信号およびこれらカウンタのカウント長の
みによつて決定される。従来技術についての参考
文献としてはまた雑誌「Fernsehund Kino−
Technik」1981年317頁乃至323頁（特に第321頁
第９図）が挙げられる。しかしながら、そこに示
されたデジタル色チヤンネル回路はフイードフオ
ワード制御の原理で動作し、一方この発明および
前述の従来技術は共にフイードバツク制御システ
ムを使用している。それ故、上記文献に記載され
た装置はこの発明とははるかに異なるものであ
る。その従来技術の装置では設定点は具体的な回
路（ハードウエア）のみによつて構成されている
点でさらに異なつている。

［発明の解決しなければならない課題］ この発明は上述の欠点を除去するものである。
この発明の目的は、利得制御を備えた集積デジタ
ル色チヤンネル回路を改善して、誤差のないバー
スト振幅測定が確保され単一の設定点が発生で
き、制御信号の積分が最良の態様で行なわれるよ
うにすることである。この発明の別の目的は色チ
ヤンネル回路を変形して自動制御システムが測定
目的に開放されることのできるようにすることで
ある。

［課題解決のための手段］ この目的は、デジタル色フイルタの出力に現わ
れるデジタル色信号が並列乗算器の第１の入力部
に供給され、デジタル利得制御信号が並列乗算器
の第２の入力部に供給され、並列乗算器の出力部
がカラーキラー段を備えたデジタル色復調器の入
力部およびバースト振幅測定段の入力部に接続さ
れ、このバースト振幅測定段の出力信号が制御段
において基準信号と比較され、制御段の出力信号
は出力信号が利得制御信号である積分器を通過す
る如く構成されている複合カラー信号をデジタル
的に処理するための少なくとも１個の集積回路
と、クロツク信号発生器とを具備し、第１のリミ
タが並列乗算器とバースト振幅測定段との間に挿
入され、バースト振幅測定段は、第１のリミタか
らの出力信号が入力部に供給される第１のバツフ
アメモリと、色副搬送波周波数の４倍の周波数の
第１のクロツク信号の周期に等しい遅延を与える
遅延素子を介して第１のリミタからの出力信号が
入力部に供給される第２のバツフアメモリと、第
１および第２のバツフアメモリの出力信号がはそ
れぞれ供給される第１および第２の絶対値形成器
と、それら絶対値形成器の出力が第１および第２
の入力部にそれぞれ接続されている第１の並列加
算器と、第１の並列加算器の出力部が第２のリミ
タを介して入力部に結合されている第３のバツフ
アメモリおよび被減数入力部に結合されている並
列比較器と、第３のバツフアメモリの出力部に結
合された入力部を有する第４のバツフアメモリと
を具備し、色副搬送波周波数に等しい周波数の第
２のクロツク信号はバーストゲート信号期間中第
１および第２のバツフアメモリのエネーブル入力
部に供給され、並列比較器の減数より大きい被減
数出力はアンドゲートの第１の入力−出力経路を
経て第３のバツフアメモリのエネーブル入力部に
結合され、そのアンドゲートの第２の入力部には
第２のクロツク信号が供給され、第３のバツフア
メモリの出力部は並列比較器の減数入力部にも結
合され、この第３のバツフアメモリのクリア入力
部にはバーストゲート信号と一致しないパルスの
後縁か導出された信号が供給され、第４のバツフ
アメモリの出力部はバースト振幅測定段の出力部
を構成し、そのエネーブル入力部にはバーストゲ
ート信号と一致しない水平周波数パルスの後縁か
ら導出された信号を供給され、制御段は並列減算
器であつて、その被減数入力部には基準信号が与
えられ、その減数入力部はバースト振幅測定段の
出力部である前記第４のバツフアメモリの出力部
に結合され、積分器はデジタル累算器であつてそ
のエネーブル入力部はバーストゲート信号の後縁
から導出された信号を供給されることを特徴とす
るカラーテレビジヨン受像機用の利得制御を備え
たデジタル集積色チヤンネル回路によつて達成さ
れる。

〔発明の実施例〕

第１図のブロツク図にはデジタル色フイルタcf
が示されており、それはデジタル化された複合カ
ラー信号からデジタル色信号csを発生させる。こ
のデジタル色信号csは並列乗算器ｍの第１の入力
部に供給され、その乗算器ｍの第２の入力部には
デジタル利得制御信号stが供給される。並列乗算
器ｍの出力は第１のリミタｂ１の入力部に結合さ
れ、そのリミタｂ１は乗算器ｍの出力信号を予め
定められた値に制限する。これは例えば並列乗算
器ｍの出力信号の上位桁デジツトの少なくとも１
つがリミタｂ１の制限作用を始動させるような構
成によつて行なうことができ、それは第１図では
これら２つの要素回路を結合している導線によつ
て示されている。

添付図面では個々のサブ回路の信号入力部と信
号出力部を連結している線路は条帯状のもの（バ
ス）として示され、一方個別の部品回路における
相互連結を示すために通常使用される実線は個々
のビツト或はクロツクのみおよび、或は雑音信号
が転送される接続に対して使用されている。した
がつて条帯状の線路は並列の入力部、出力部間を
接続している。すなわちその入力部に完全な２進
語が供給され、それは並列に所定の時点で要素回
路に転送され、完全な２進語が出力部から出力さ
れる。

第１のリミタｂ１の出力信号bsはバースト振幅
測定段bmの入力部に供給され、後者の出力部は
並列減算器sbの減数入力部（−）に結合され、一
方sbの被減数入力部（＋）は基準信号rs、すなわ
ち設定点を供給される。並列減算器sbの出力はデ
ジタル累算器akの入力部に結合され、この累算
器akはデジタル利得制御信号stを出力し、その信
号は前述のように並列乗算器ｍの第２の入力部に
供給される。バーストゲート信号（キーイングパ
ルス）の後縁で発生される信号rbは累算器akの
エネーブル入力部euに供給される。

第１図にはまたこの発明の一部を形成している
色副搬送波発振器として使用される方形波クロツ
ク発生器osも示されている。それは色副搬送波の
周波数の４倍の周波数の第１のクロツク信号ｆ１
および色副搬送波と同じ周波数の第２のクロツク
信号ｆ２の少なくとも２つのクロツク信号を発生
させる。

第２図は第１図におけるバースト振幅測定段
bmおよびデジタル累算器akの好ましい実施例を
ブロツク図で示す。第２図のバースト振幅測定段
は並列減算器sbの減数入力部（−）に先行する回
路であり、一方累算器akは並列減算器sbの出力
部に後続する回路である。

第１図の第１のリミタb1からの出力信号bsは、
第２図においては第１のバツフアメモリｐ１の入
力部へ供給されると共に遅延素子ｖを経て第２の
バツフアメモリｐ２の入力部に供給される。遅延
素子ｖは第１のクロツク信号の周期に等しい遅延
すなわち色副搬送波周波数の１周期の４分の１、
すなわち90度に等しい遅延を与える。

第２のクロツク信号ｆ２はバーストゲート信号
ki中にこれら２個のバツフアメモリｐ１，ｐ２の
エネーブル入力部euに供給され、それは第２図
では論理項ｆ２・Kiとして示されている。色副
搬送波周波数の約10周期に通常等しい期間である
キーイングパルスki期間中に対応する数のデジタ
ル値がこのようにして連続して第１のリミタｂ１
から２個のバツフアメモリｐ１，ｐ２中へ転送さ
れ、第２のバツフアメモリｐ２中へ転送された値
は第１のバツフアメモリｐ１中へ転送された値と
上述の90度だけ位相がずれており、したがつて２
つのゼロ交差値は同時に評価されることはない。

２個のバツフアメモリｐ１，Ｐ２の出力部は第
１の絶対値形成器bb１および第２の絶対値形成
器bb２の入力部にそれぞれ接続され、それら絶
対値形成器の出力部はそれぞれ第１の加算器ａ１
の第１および第２の入力部に結合されている。絶
対値形成器bb１，bb２は入力値の符号のないデ
ジタル値、すなわち例えば符号ビツトのないデジ
タル値を出力する。したがつて、それらは１また
は２の補数表示の負の数を対応する正の数に変換
する回路を含んでいる。すなわち、それらは補数
再変換器を備えている。

第１の加算器a₁に後続して第２のリミタｂ２が
配置され、そのリミタ作用は第１の加算器の上位
桁の少なくとも１つによつて制御される。

第２のリミタｂ２の出力信号は第３のバツフア
メモリｐ３の入力部および並列比較器ｋの被減数
入力部ａに供給される。並列比較器ｋの減数入力
部ｂは第３のバツフアメモリｐ３の出力部に結合
されている。

この説明において並列比較器ｋの２個の入力部
についてもまた「被減数入力部」および「減数入
力部」という呼び方を使用している。それは比較
器の内部回路は減算器よりもむしろ加算器の回路
に似ているけれども、純粋に形式的に比較的によ
り行なわれる代数操作は加算器による加算よりは
減算に近いことから妥当である。（対応する数学
的操作はａ＋ｂではなくａ−ｂおよびａ＞＜ｂであ
ることを参照されたい）。

並列比較器ｋの被減数が減数より大きい出力ａ
＞ｂはアンドゲートｕの第１の入力出力経路を経
て第３のバツフアメモリｐ３のエネーブル入力部
euに結合され、一方第２のクロツク信号ｆ２は
アンドゲートｕの第２の入力部に供給される。第
３のバツフアメモリｐ３の出力部はまた第４のバ
ツフアメモリｐ４の入力部に接続され、バツフア
メモリｐ４の出力部は並列減算器sbの減数入力部
（−）に結合されている。第４のバツフアメモリ
ｐ４のエネーブル入力部euは水平周波数パルスzf
の後縁により発生される信号vzを与えられる。
しかしながらそれはバーストゲート信号kiと一致
しない。一方バーストゲート信号kiと一致しない
水平周波数パルスzfの後縁により発生された信号
rzは第３のバツフアメモリｐ３のクリア入力部ｅ
１に与えられる。

水平周波数パルスzfからの２個の信号rz，vzの
導出は第２図ではパルス成形段ifによつて示され
ている。２個のバツフアメモリｐ３，ｐ４、並列
比較器ｋ、アンドゲートｕおよびパルス成形器if
よりなる部分はテレビジヨン画像の各走査線に対
して第１の加算器ａ１の（制限される可能性のあ
る）出力信号からバースト振幅の最大値を決定
し、この最大値を並列減算器sbの減数入力部
（−）へ供給する。これは第３のバツフアメモリ
ｐ３中にすでに蓄積されたどの語よりも大きい第
２のリミタｂ２の出力信号のそれらの語だけを第
３バツフアメモリｐ３中へ転送することによつて
本質的に行なわれる。これはキーイングパルスki
中にライン毎に行なわれる。

前述のように第１図の累算器akの好ましい実
施例は第２図の下方に示されている。並列減算器
sbの出力信号は第２の並列加算器ａ２の第１の入
力部に供給され、その出力部は第３のリミタｂ３
を経て第５のバツフアメモリｐ５の入力部に結合
されている。加算機能を実行するために第５のバ
ツフアメモリｐ５の出力部は第２の並列加算器ａ
２の第２の入力部に接続されている。バツフアメ
モリｐ５は第１図の累算器akのエネーブル入力
部であるエネーブル入力部euの外に正規化デー
タ入力部neを有し、それを経て正規化データnd
すなわち既知のデータが必要に応じて入力でき
る。エネーブル入力部euはバーストゲート信号ki
の後縁から導出された信号rbを与えられる。キー
イングパルスの後縁によつて第３のリミタｂ３か
らの出力信号はしたがつて第５のバツフアメモリ
ｐ５中に転送され、かつ同時に出力部に転送され
る。各キーイングパルスの後縁において先行する
ラインからの値と並列減算器sbによつて測定され
たライン中で計算された設定点の偏差の和は制御
信号stとしてライン毎にこのようにして生成され
る。

したがつてこの発明の本質的な利点は特に自動
制御システムのために基準信号rsから制御信号st
を形成するように累算器ak中で積分される最大
バースト振幅のライン毎の減算の問題を解決する
ことである。

第３図は第１図および第２図と同様にブロツク
図で集積回路の製造後にデジタル自動制御システ
ムを試験し、試験結果の信号を得ることができる
ようにしたこの発明の好ましい実施例を示してい
る。

自動制御システムは故障する可能性のある複数
個のサブ回路を含んでいるから試験が必要であ
る。それ故試験の手順および全体の回路の設計
は、自動制御システムの全サブ回路が小回路の追
加によつて試験できるように相互に適応されなけ
ればならない。

このために、デジタル色フイルタcfの入力部に
メーク接点入力部が接続されている第１のバスス
イツチbu１のブレーク接点入力部から出力部へ
の通路が第３図のブロツク図に示すようにこの色
フイルタcfの出力部と並列乗算器ｍの関係する入
力部との間に挿入されている。バススイツチbu
１を図式表示するために機械的な転送スイツチの
記号が上述の条帯状の相互接続線すなわち信号入
力部とスイツチの出力部に連結されたバスと共に
示されている。したがつてバススイツチがバス中
の線と同数の個々の電子スイツチから構成されて
いることが明らかにされている。

第１リミタｂ１の出力部と、第１図にも示され
ている色復調器cdの入力部との間に第２のバス
スイツチbu２のブレーク接点入力部から出力部
への通路が挿入さており、そのバススイツチbu
２のメーク接点入力部は色フイルタcfの入力部に
接続されている。色復調器cdは第１のリミタｂ
１の出力信号bsを色信号csに復調する。信号の流
れの方向から見て、第２のバススイツチbu２は
バースト振幅測定回路用信号bsが取り出される地
点の後方に位置している。回路設計についておよ
び第１のバススイツチの図式表示について前述し
た事項は第２のバススイツチbu２にも同様に適
用される。

第１の試験エネーブル信号ｔ１およびこの信号
ｔ１とオーバーラツプしない第２の試験エネーブ
ル信号ｔ２は第１のバススイツチbu１の制御入
力部および第２のバススイツチbu２の制御入力
部にそれぞれ供給される。したがつて第１のバス
スイツチbu２がそのメーク位置にあるとき第１
のバススイツチはそのブレーク位置にあり、反対
の場合も同様である。

第１の試験エネーブル信号期間中、付勢信号
dbが色復調器cdのカラーキラー段ckの入力部ec
に供給され、それ故後者は自動制御システムの試
験中、その回路がその正常な動作モードではなく
試験モードであるにも拘らず付勢される。

累算器akのエネーブル入力部eu、すなわち、
第３図の第５のバツフアメモリｐ５のエネーブル
入力部euは第３の試験エネーブル信号ｔ３の期
間中正規化信号nsを供給される。試験および測定
中、キーイングパルスの後縁により発生され正規
動作モード中供給される信号rbに代つて正規化信
号nsが第５のバツフアメモリｐ５のエネーブル入
力部euに供給され、正規化データndをこのバツ
フアメモリｐ５中に転送させる。

色復調器cdの出力信号cs′が取り出される集積
回路の通常の接続パツドに付加して１個の接続パ
ツドが設けられ、それを介して個々のサブ回路の
試験結果の信号にアクセス可能、すなわち集積回
路から取出し可能である。これらの試験結果の信
号は転送トランジスタを通つてこの追加の接続パ
ツドに結合されると有利であり、そのトランジス
タは上述の試験エネーブル信号或はこの種の対応
する追加の信号により、或はこれらの信号で簡単
な論理動作を行なわせることによつて得られた信
号により駆動される。このようにして試験される
べきサブ回路だけが追加の接続パツドに連結され
る。

この発明による色チヤンネル回路の試験方法は
次のような試駆ステツプの時間シーケンスからな
る。第１ステツプで色復調器cdが試験される。
これは、色チヤンネル回路の試験全体を通して信
号が色復調器cdを通つて転送され、後者によつ
て誤りが生じてはならないために必要なのであ
る。

この第１ステツプは第２の試験エネーブル信号
ｔ２を第２のバススイツチbu２の制御入力部に
供給し、付勢信号dbをカラーキラー段ckの入力
部ecに供給し、既知のデータシーケンス、すなわ
ち試験データシーケンスを色フイルタcfの入力部
に供給することによつて行なわれる。カラーキラ
ー段ckの入力部ecへの付勢信号dbの供給は、色
チヤンネル回路の他の段から来る実際の付勢信号
が色チヤンネル回路の正規の動作中のみカラーキ
ラー段に供給されるから必要なものである（前述
の特許公報EP0051075Al参照）。

第２の試験エネーブル信号ｔ２を第２のバスス
イツチbu２に供給するのに応答して色フイルタcf
の入力信号は色復調器cdの入力部に直接転送さ
れ、それ故、もしも既知のデータシーケンスが使
用されるならば、色復調器cdの特性は出力信号
によつてチエツクできる。

第２のステツプでは並列乗算器ｍが試験され
る。これは第１の試験エネーブル信号ｔ１を第１
のバススイツチbu１の制御入力部に、第３の試
験エネーブル信号ｔ３および正規化信号nsを累算
器akのエネーブル入力部すなわち第５のバツフ
アメモリｐ５のエネーブル入力部に供給すること
によつて行なわれる。例えば正規化データndが
第５のバツフアメモリｐ５の正規化データ入力部
neに供給され、既知のデータシーケンス、すな
わち試験データシーケンスが色フイルタcfの入力
部に供給される。

第１の試験と同様に、第１の試験エネーブル信
号ｔ１は試験データシーケンスを色フイルタcfを
バイパスさせて直接並列乗算器ｍの入力部に供給
させる。この色フイルタのバイパスは、色フイル
タが一般にダイナミツクなサブ回路でありその理
由から個々の試験中に含まれることは適当でない
ために必要なことである。

累算器ak或は累算器のサブ回路である第５の
バツフアメモリｐ５中に正規化データを記入する
結果として、既知のデータはまた並列乗算器ｍの
第２の入力部にも供給され、それ故後者の出力信
号を予め決定することができ、それは乗算器ｍの
補正機能のチエツクを可能にする。色復調器cd
はすでに第１のステツプにおいて試験されている
から、第２のステツプ中にその出力部に現われる
データはもしも色復調器cdが正確に動作するこ
とが認められているならば並列乗算器ｍの出力デ
ータそのままのものである。

さらに次の試験が今度は絶対値形成器bb１，
bb２、第１の加算器ａ１および並列比較器ｋに
ついて行なわれる。これを行なうために第１の試
験エネーブル信号ｔ１が第１のバススイツチbu
１の制御入力部に供給され、既知のデータシーケ
ンスが色フイルタcfの入力部に供給され、個々の
試験結果は前述の追加の接続パツドを介してアク
セス可能であり、一般にイエス、ノー決定の形式
で与えられる。

行なわれるべき最後の試験は累算器akの試験
である。このために第１の試験エネーブル信号ｔ
１が第１のバススイツチbu１の制御入力部に与
えられ、第３の試験エネーブル信号ｔ３および正
規化信号nsが累算器akのエネーブル入力部すな
わち第５バツフアメモリｐ５の対応する入力部に
供給される。例えばトリガー信号が第２のリミタ
ｂ２に供給され、既知のデータシーケンスが並列
減算器sbの被減数入力部（＋）に供給される。ト
リガーされた第２のリミタｂ２により累算器ak
の入力信号の１つは予め決定され、したがつて減
算器sbの出力データも同様に既知のものとなるか
らこれを知ることができる。したがつて累算器
akは基準データrsを変えることによつて試験す
ることができる。

基準データrs、上述の各種試験データシーケン
スおよび正規化データndはマイクロプロセツサ
から入来させてもよい。

以上この発明の原理を特定の実施例を参照に説
明したが、この説明は単なる例示に過ぎないもの
であつて、特許請求の範囲に記載された発明の技
術的範囲を制限するためのものではない。

【図面の簡単な説明】

第１図はこの発明の１実施例の色チヤンネルの
ブロツク図であり、第２図はバースト振幅測定段
およびデジタル累算器の好ましい実施例のブロツ
ク図であり、第３図は測定設備を備えたこの発明
の別の実施例のブロツク図である。 cf……デジタル色フイルタ、ｍ……並列乗算
器、ｂ１，ｂ２，ｂ３……リミタ、cd……色復
調器、bm……バースト振幅測定段、ak……累算
器、os……方形波クロツク、sb……並列減算器、
ｐ１，ｐ２，ｐ３，ｐ４，ｐ５……バツフアメモ
リ、bb１，bb２……絶対値形成器、ａ１，ａ２
……加算器、ｋ……並列比較器、if……パルス成
形器、bu１，bu２……バススイツチ。

Claims (1)

1. 【特許請求の範囲】 １ デジタル色フイルタの出力に現われるデジタ
   ル色信号が並列乗算器の第１の入力部に供給さ
   れ、デジタル利得制御信号が並列乗算器の第２の
   入力部に供給され、並列乗算器の出力部がカラー
   キラー段を備えたデジタル色復調器の入力部およ
   びバースト振幅測定段の入力部に接続され、この
   バースト振幅測定段の出力信号が制御段において
   基準信号と比較され、制御段の出力信号は出力信
   号が利得制御信号である積分器を通過する如く構
   成されている複合カラー信号をデジタル的に処理
   するための少なくとも１個の集積回路と、クロツ
   ク信号発生器とを具備し、 第１のリミタが並列乗算器とバースト振幅測定
   段との間に挿入され、 バースト振幅測定段は、 第１のリミタからの出力信号が入力部に供給さ
   れる第１のバツフアメモリと、 色副搬送波周波数の４倍の周波数の第１のクロ
   ツク信号の周期に等しい遅延を与える遅延素子を
   介して第１のリミタからの出力信号が入力部に供
   給される第２のバツフアメモリと、 第１および第２のバツフアメモリの出力信号が
   はそれぞれ供給される第１および第２の絶対値形
   成器と、 それら絶対値形成器の出力が第１および第２の
   入力部にそれぞれ接続されている第１の並列加算
   器と、 第１の並列加算器の出力部が第２のリミタを介
   して入力部に結合されている第３のバツフアメモ
   リおよび被減数入力部に結合されている並列比較
   器と、 この第３のバツフアメモリの出力部に結合され
   た入力部を有する第４のバツフアメモリとを具備
   し、 色副搬送波周波数に等しい周波数の第２のクロ
   ツク信号はバーストゲート信号期間中第１および
   第２のバツフアメモリのエネーブル入力部に供給
   され、 前記並列比較器の減数より大きい被減数出力は
   アンドゲートの第１の入力−出力経路を経て第３
   のバツフアメモリのエネーブル入力部に結合さ
   れ、そのアンドゲートの第２の入力部には第２の
   クロツク信号が供給され、 前記第３のバツフアメモリの出力部は並列比較
   器の減数入力部にも結合され、この第３のバツフ
   アメモリのクリア入力部にはバーストゲート信号
   と一致しないパルスの後縁から導出された信号が
   供給され、 前記第４のバツフアメモリの出力部はバースト
   振幅測定段の出力部を構成し、そのエネーブル入
   力部にはバーストゲート信号と一致しない水平周
   波数パルスの後縁から導出された信号を供給さ
   れ、 前記制御段は並列減算器であつて、その被減数
   入力部には基準信号が与えられ、その減数入力部
   はバースト振幅測定段の出力部である前記第４の
   バツフアメモリの出力部に結合され、 前記積分器はデジタル累算器であつてそのエネ
   ーブル入力部はバーストゲート信号の後縁から導
   出された信号を供給されることを特徴とするカラ
   ーテレビジヨン受像機用の利得制御を備えたデジ
   タル集積色チヤンネル回路。 ２ 並列減算器からの出力信号は出力が第３のリ
   ミタを介して第５のバツフアメモリの入力部に接
   続されている第２の並列加算器の第１の入力部に
   供給され、第５のバツフアメモリの出力部は第２
   の並列加算器の第２の入力部に結合され、この第
   ５のバツフアメモリは累算器としての正規化入力
   部およびエネーブル入力部を有している特許請求
   の範囲第１項記載の色チヤンネル回路。 ３ デジタル色フイルタの出力に現われるデジタ
   ル色信号が並列乗算器の第１の入力部に供給さ
   れ、デジタル利得制御信号が並列乗算器の第２の
   入力部に供給され、並列乗算器の出力部がカラー
   キラー段を備えたデジタル色復調器の入力部およ
   びバースト振幅測定段の入力部に接続され、この
   バースト振幅測定段の出力信号が制御段において
   基準信号と比較され、制御段の出力信号は出力信
   号が利得制御信号である積分器を通過する如く構
   成されている複合カラー信号をデジタル的に処理
   するための少なくとも１個の集積回路と、クロツ
   ク信号発生器とを具備し、 第１のリミタが並列乗算器とバースト振幅測定
   段との間に挿入され、 バースト振幅測定段は、 第１のリミタからの出力信号が入力部に供給さ
   れる第１のバツフアメモリと、 色副搬送波周波数の４倍の周波数の第１のクロ
   ツク信号の周期に等しい遅延を与える遅延素子を
   介して第１のリミタからの出力信号が入力部に供
   給される第２のバツフアメモリと、 第１および第２のバツフアメモリの出力信号が
   はそれぞれ供給される第１および第２の絶対値形
   成器と、 それら絶対値形成器の出力が第１および第２の
   入力部にそれぞれ接続されている第１の並列加算
   器と、 第１の並列加算器の出力部が第２のリミタを介
   して入力部に結合されている第３のバツフアメモ
   リおよび被減数入力部に結合されている並列比較
   器と、 この第３のバツフアメモリの出力部に結合され
   た入力部を有する第４のバツフアメモリとを具備
   し、 色副搬送波周波数に等しい周波数の第２のクロ
   ツク信号はバーストゲート信号期間中第１および
   第２のバツフアメモリのエネーブル入力部に供給
   され、 前記並列比較器の減数より大きい被減数出力は
   アンドゲートの第１の入力−出力経路を経て第３
   のバツフアメモリのエネーブル入力部に結合さ
   れ、そのアンドゲートの第２の入力部には第２の
   クロツク信号が供給され、 前記第３のバツフアメモリの出力部は並列比較
   器の減数入力部に結合され、この第３のバツフア
   メモリのクリア入力部にはバーストゲート信号と
   一致しないパルスの後縁から導出された信号が供
   給され、 前記第４のバツフアメモリの出力部はバースト
   振幅測定段の出力部を構成し、そのエネーブル入
   力部にはバーストゲート信号と一致しない水平周
   波数パルスの後縁から導出された信号を供給さ
   れ、 前記制御段は並列減算器であつて、その被減数
   入力部には基準信号が与えられ、その減数入力部
   はバースト振幅測定段の出力部である前記第４の
   バツフアメモリの出力部に結合され、 前記積分器はデジタル累算器であつてそのエネ
   ーブル入力部はバーストゲート信号の後縁から導
   出された信号を供給され、 さらに、ブレーク接点入力部から出力への経路
   が色フイルタの出力部と並列乗算器の関係する入
   力部との間に挿入され、メーク接点入力部が色フ
   イルタの入力部に接続されている第１のバススイ
   ツチと、 ブレーク接点入力部から出力部への経路が第１
   のリミタの出力部と色復調器の入力部との間に挿
   入され、メーク接点入力部が色フイルタの入力部
   に接続されている第２のバススイツチとを具備
   し、 第１の試験エネーブル信号およびこの第１の試
   験エネーブル信号とオーバーラツプしない第２の
   試験エネーブル信号が第１のバススイツチの制御
   入力部および第２のバススイツチの制御入力部に
   それぞれ供給される如く構成され、 付勢信号が第２の試験エネーブル信号期間中カ
   ラーキラー段の入力部に供給される如く構成さ
   れ、 正規化信号が第３試験エネーブル信号期間中第
   ５のバツフアメモリのエネーブル入力部に供給さ
   れる如く構成され、 通常の接続パツドに付加して接続パツドが設け
   られ、それを介して個々のサブ回路の試験結果信
   号がアクセス可能にされていることを特徴とする
   カラーテレビジヨン受像機用の利得制御を備えた
   デジタル集積色チヤンネル回路。