JPH0353559A - 集積回路パッケージ - Google Patents
集積回路パッケージInfo
- Publication number
- JPH0353559A JPH0353559A JP1189486A JP18948689A JPH0353559A JP H0353559 A JPH0353559 A JP H0353559A JP 1189486 A JP1189486 A JP 1189486A JP 18948689 A JP18948689 A JP 18948689A JP H0353559 A JPH0353559 A JP H0353559A
- Authority
- JP
- Japan
- Prior art keywords
- package
- terminals
- integrated circuit
- semiconductor integrated
- hollow
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路パッケージに関し、特に複数の封入済
み半導体集積回路を実装できる集積回路パッケージに関
する． 〔従来の技術〕 従来、封入済み半導体集積回路をプリント配線基板に実
装する場合は、第３図に示すように、２次元的に配置す
る方法、又は、第４図に示すように、・一方向にしか外
部端子２３がない封入済み半導体集積回路２４を縦に並
べて３次元的に配置する方法が使用されている． しかし、最近の半導体集積回路の高密度実装化に対する
ユーザの要求に対し、第３図の方法では現状以上の高密
度実装化が困難であり、第４図の方法では、高密度実装
が可能となるが、プリント配線基板上に接続する端子の
単位面積当りの密度が高くなるため、実装が難しくなり
、又、一方向にしか端子がない封入済み半導体集積回路
２４は、入出力端子の多い半導体集積回路に対応できな
いという欠点があった。
み半導体集積回路を実装できる集積回路パッケージに関
する． 〔従来の技術〕 従来、封入済み半導体集積回路をプリント配線基板に実
装する場合は、第３図に示すように、２次元的に配置す
る方法、又は、第４図に示すように、・一方向にしか外
部端子２３がない封入済み半導体集積回路２４を縦に並
べて３次元的に配置する方法が使用されている． しかし、最近の半導体集積回路の高密度実装化に対する
ユーザの要求に対し、第３図の方法では現状以上の高密
度実装化が困難であり、第４図の方法では、高密度実装
が可能となるが、プリント配線基板上に接続する端子の
単位面積当りの密度が高くなるため、実装が難しくなり
、又、一方向にしか端子がない封入済み半導体集積回路
２４は、入出力端子の多い半導体集積回路に対応できな
いという欠点があった。
上述した従来の半導体集積回路実装方法は、第３図の方
法の場合２次元配置であるため高密度実装化が困難であ
り、第４図の方法の場合、プリント配線基板上の単位面
積当りの接続端子の密度が高くなるために実装が難しく
、又、入出力端子の多い半導体集積回路には対応できな
いという欠点がある． 本発明では、比較的簡単に３次元実装が可能で、高密度
実装化が容易な半導体集積回路パッゲージを提供するこ
とを目的としている．〔課題を解決するための手段〕 本発明の集積回路パッケージは、成形した端子を含む封
入済み半導体集積回路を挿入できる少くとも一端に開口
部を備えた中空部と、該中空部に挿入された複数個の前
記封入済み半導体集積回路のそれぞれの前記端子間と該
端子と前記中空部から外部へ導出された外部端子とを接
続するパッケージ内部端子と、パッケージ内部配線とを
有している． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例の斜視図である．第１図に示
すように、中空パッケージ１は、中空パッケージ１の中
空部に納入される封入済み半導体集積回路の入出力端子
と接続するパッケージ内部端子２及び外部端子３並びに
封入済み半導体集積回路間とパッケージ内部端子２と外
部端子３を接続するパッケージ内部配線４から構成され
ている。
法の場合２次元配置であるため高密度実装化が困難であ
り、第４図の方法の場合、プリント配線基板上の単位面
積当りの接続端子の密度が高くなるために実装が難しく
、又、入出力端子の多い半導体集積回路には対応できな
いという欠点がある． 本発明では、比較的簡単に３次元実装が可能で、高密度
実装化が容易な半導体集積回路パッゲージを提供するこ
とを目的としている．〔課題を解決するための手段〕 本発明の集積回路パッケージは、成形した端子を含む封
入済み半導体集積回路を挿入できる少くとも一端に開口
部を備えた中空部と、該中空部に挿入された複数個の前
記封入済み半導体集積回路のそれぞれの前記端子間と該
端子と前記中空部から外部へ導出された外部端子とを接
続するパッケージ内部端子と、パッケージ内部配線とを
有している． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例の斜視図である．第１図に示
すように、中空パッケージ１は、中空パッケージ１の中
空部に納入される封入済み半導体集積回路の入出力端子
と接続するパッケージ内部端子２及び外部端子３並びに
封入済み半導体集積回路間とパッケージ内部端子２と外
部端子３を接続するパッケージ内部配線４から構成され
ている。
第２図（ａ），（ｂ）は第１図の中空パッケージにＰＬ
ＣＣタイプの６４ｋｂｉｔスタティックＲＡＭを８ヶ内
蔵した場合の斜視図及びその回路図である。
ＣＣタイプの６４ｋｂｉｔスタティックＲＡＭを８ヶ内
蔵した場合の斜視図及びその回路図である。
第２図（ａ）に示すように、第１図の開口部５からＰＬ
ＣＣタイプの６４ｋｂ ｉ ｔスタティックＲＡＭ６を
８ヶ挿入し、６４ｋｂｉｔスタティックＲＡＭ６の入出
力端子と中空パッケージ１内のパッケージ内部端子２が
接触するようにする。このときパッケージ内部配線４は
、第２図（ｂ冫に示す結線にすると、第２図（ａ）に示
す中空パッケージ１は、６４ｋＸ８ｂ ｉ ｔのスタテ
ィックＲＡＭと．して使用できるようになる。
ＣＣタイプの６４ｋｂ ｉ ｔスタティックＲＡＭ６を
８ヶ挿入し、６４ｋｂｉｔスタティックＲＡＭ６の入出
力端子と中空パッケージ１内のパッケージ内部端子２が
接触するようにする。このときパッケージ内部配線４は
、第２図（ｂ冫に示す結線にすると、第２図（ａ）に示
す中空パッケージ１は、６４ｋＸ８ｂ ｉ ｔのスタテ
ィックＲＡＭと．して使用できるようになる。
つまり、複数の封入済み半導体集積回路を１つの中空パ
ッケージの中に挿入し、共用できる端子及び半導体Ｊ［
回路間で完結できる端子を中空パッケージ１内で接続し
、必要最小限の信号を外部端子３から取り出すことによ
り、プリント配線板上に設置した場合に高密度実装を実
現することができる． 〔発明の効果〕 以上説明したように本発明は、封入済み半導体集積回路
の端子形状をした中空部を持ち、かつ、中空部にはめ込
まれる複数個の封入済み半導体集積回路間及び外部端子
を接続する配線を有する集積回路パッケージにすること
により、プリント配線基板上への３次元配置が可能とな
り、プリント配線基板上での接続端子密度を低減し、高
密度実装を容易にすることができるという効果があ今．
ッケージの中に挿入し、共用できる端子及び半導体Ｊ［
回路間で完結できる端子を中空パッケージ１内で接続し
、必要最小限の信号を外部端子３から取り出すことによ
り、プリント配線板上に設置した場合に高密度実装を実
現することができる． 〔発明の効果〕 以上説明したように本発明は、封入済み半導体集積回路
の端子形状をした中空部を持ち、かつ、中空部にはめ込
まれる複数個の封入済み半導体集積回路間及び外部端子
を接続する配線を有する集積回路パッケージにすること
により、プリント配線基板上への３次元配置が可能とな
り、プリント配線基板上での接続端子密度を低減し、高
密度実装を容易にすることができるという効果があ今．
第１図は本発明の一実施例の斜視図、第２図（ａ），（
ｂ）は第１図の中空パッケージにＰＬＣＣタイプの６４
ｋｂ ｉ ｔスタティックＲＡＭを８個内蔵した場合の
斜視図及びその回路図、第３図は−従来の集積回路の実
装の一例を示す斜視図、第４図は従来の集積回路の実装
の他の例を示す斜視図である． １・・・中空パッケージ、２・・・パッケージ内部端子
、３．１３．２３・・・外部端子、４・・・パッケージ
内部配線、５・・・パッケージ開口部、６・・・６４ｋ
ｂｉｔスタティックＲＡＭ、７・・・電源端子、８・・
・ＧＮＤ端子、９・・・チップセレクト端子、１０・・
・ライトイネーブル端子、１１・・・データ入力及びデ
ータ出力端子、１２・・・アドレス入力端子、１４．２
４・・・封入済み半導体集積回路、ｌ５・・・パッケー
ジ内部。
ｂ）は第１図の中空パッケージにＰＬＣＣタイプの６４
ｋｂ ｉ ｔスタティックＲＡＭを８個内蔵した場合の
斜視図及びその回路図、第３図は−従来の集積回路の実
装の一例を示す斜視図、第４図は従来の集積回路の実装
の他の例を示す斜視図である． １・・・中空パッケージ、２・・・パッケージ内部端子
、３．１３．２３・・・外部端子、４・・・パッケージ
内部配線、５・・・パッケージ開口部、６・・・６４ｋ
ｂｉｔスタティックＲＡＭ、７・・・電源端子、８・・
・ＧＮＤ端子、９・・・チップセレクト端子、１０・・
・ライトイネーブル端子、１１・・・データ入力及びデ
ータ出力端子、１２・・・アドレス入力端子、１４．２
４・・・封入済み半導体集積回路、ｌ５・・・パッケー
ジ内部。
Claims (1)
- 成形した端子を含む封入済み半導体集積回路を挿入で
きる少くとも一端に開口部を備えた中空部と、該中空部
に挿入された複数個の前記封入済み半導体集積回路のそ
れぞれの前記端子間と該端子と前記中空部から外部へ導
出された外部端子とを接続するパッケージ内部端子と、
パッケージ内部配線とを有することを特徴とする集積回
路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189486A JPH0353559A (ja) | 1989-07-21 | 1989-07-21 | 集積回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189486A JPH0353559A (ja) | 1989-07-21 | 1989-07-21 | 集積回路パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353559A true JPH0353559A (ja) | 1991-03-07 |
Family
ID=16242069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189486A Pending JPH0353559A (ja) | 1989-07-21 | 1989-07-21 | 集積回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353559A (ja) |
-
1989
- 1989-07-21 JP JP1189486A patent/JPH0353559A/ja active Pending
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