JPH0354463B2 - - Google Patents
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- Publication number
- JPH0354463B2 JPH0354463B2 JP57078250A JP7825082A JPH0354463B2 JP H0354463 B2 JPH0354463 B2 JP H0354463B2 JP 57078250 A JP57078250 A JP 57078250A JP 7825082 A JP7825082 A JP 7825082A JP H0354463 B2 JPH0354463 B2 JP H0354463B2
- Authority
- JP
- Japan
- Prior art keywords
- layer film
- layer
- mask
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタとこれらを含
む集積回路などの半導体装置の製法に関する。
む集積回路などの半導体装置の製法に関する。
半導体装置の性能を向上するため、パターン寸
法の加工精度はサブミクロン領域が要求されてい
る。しかしながら従来のホトリソグラフイの技術
では1μｍ以上が実用限界であり、この限界を破
る手段としてセルフアラインの技術が使われてい
る。GaAsの電界効果トランジスタの製造に、従
来のセルフアライン技術として、Ｗ、Moなどの
ゲート金属をあらかじめ形成し、これをＴ字形の
断面形状に加工してからソース、ドレインの金属
層が形成されていた。この欠点は、ゲート抵抗が
高い、850℃までの耐熱性が完全でないなどであ
つた。
法の加工精度はサブミクロン領域が要求されてい
る。しかしながら従来のホトリソグラフイの技術
では1μｍ以上が実用限界であり、この限界を破
る手段としてセルフアラインの技術が使われてい
る。GaAsの電界効果トランジスタの製造に、従
来のセルフアライン技術として、Ｗ、Moなどの
ゲート金属をあらかじめ形成し、これをＴ字形の
断面形状に加工してからソース、ドレインの金属
層が形成されていた。この欠点は、ゲート抵抗が
高い、850℃までの耐熱性が完全でないなどであ
つた。
本発明は、耐熱性の優れたセルフアライン技術
による半導体装置の製法を提供することにある。
による半導体装置の製法を提供することにある。
以下、本発明の一実施例を第１図により詳細に
説明する。
説明する。
第１図はGaAs半導体を用いた電界効果トラン
ジスタの製造工程図である。
ジスタの製造工程図である。
半絶縁性GaAs基板１の所要部分をSiイオンの
打込みによりｎ形能動層１１を作成する。つづい
てGaAs表面に第１層の酸化シリコン膜２、第２
層の窒化シリコン膜３、および第３層の酸化シリ
コン膜４を順番に積層する。つづいてホトリソグ
ラフイ技術によつて、所望のレジストパターン５
を形成し、このレジストパターンをマスクとして
ドライエツチングによつて不用部分の酸化シリコ
ン膜および窒化シリコン膜を取り去る。この加工
において第２層の窒化シリコン膜３は故意にサイ
ドエツチングして、第１、第３層の寸法に比べて
短かめにし、積層膜の断面形状がエ字形になるよ
うにしている。つづいて、上記加工したパターン
をマスクとして高濃度のSiを打込み、レジスト膜
５を除去後、試料を850℃の温度で熱処理し、n+
層２１を形成する（同図ａ）。つづいて、Au、
Geを主成分としたオーミツク用金属１５，１６
を試料の垂直方向から被着し、400℃で熱処理を
して、オーミツクをとり、ソース、ドレイン電極
を形成する（同図ｂ）。つづいて、ポリシリコン
２５，２６を試料の多方向から被着する（同図
ｃ）。この後、上面からポリシリコン２５を軽く
エツチングして分離をよくしたあと、窒化シリコ
ン３のみをエツチングで取去つて不用の金属１
６，２６を除く。つづいて、酸化シリコン２のみ
を取り去つて、ｎ形能動層１１を露出させる。つ
づいて、Alなどのゲート用金属３５，３６を垂
直の方向から被着し（同図ｄ）、シヨツトキ接合
のゲート電極を作成する。これによつてポリシリ
コン２５がゲート長の寸法を決めて、ソース、ド
レイン間にゲートがセルフアラインされる。この
あと、不用の金属３６はポリシリコンのエツチン
グで除去され、電界効果トランジスタが製作され
る。
打込みによりｎ形能動層１１を作成する。つづい
てGaAs表面に第１層の酸化シリコン膜２、第２
層の窒化シリコン膜３、および第３層の酸化シリ
コン膜４を順番に積層する。つづいてホトリソグ
ラフイ技術によつて、所望のレジストパターン５
を形成し、このレジストパターンをマスクとして
ドライエツチングによつて不用部分の酸化シリコ
ン膜および窒化シリコン膜を取り去る。この加工
において第２層の窒化シリコン膜３は故意にサイ
ドエツチングして、第１、第３層の寸法に比べて
短かめにし、積層膜の断面形状がエ字形になるよ
うにしている。つづいて、上記加工したパターン
をマスクとして高濃度のSiを打込み、レジスト膜
５を除去後、試料を850℃の温度で熱処理し、n+
層２１を形成する（同図ａ）。つづいて、Au、
Geを主成分としたオーミツク用金属１５，１６
を試料の垂直方向から被着し、400℃で熱処理を
して、オーミツクをとり、ソース、ドレイン電極
を形成する（同図ｂ）。つづいて、ポリシリコン
２５，２６を試料の多方向から被着する（同図
ｃ）。この後、上面からポリシリコン２５を軽く
エツチングして分離をよくしたあと、窒化シリコ
ン３のみをエツチングで取去つて不用の金属１
６，２６を除く。つづいて、酸化シリコン２のみ
を取り去つて、ｎ形能動層１１を露出させる。つ
づいて、Alなどのゲート用金属３５，３６を垂
直の方向から被着し（同図ｄ）、シヨツトキ接合
のゲート電極を作成する。これによつてポリシリ
コン２５がゲート長の寸法を決めて、ソース、ド
レイン間にゲートがセルフアラインされる。この
あと、不用の金属３６はポリシリコンのエツチン
グで除去され、電界効果トランジスタが製作され
る。
上記の実施例で、エ字形断面形状をえるための
第１〜３層の組合せを述べたが、同一の趣旨を達
成するために材質の組合せは任意であり、耐熱性
に優れたMo、Ti、Ｗ、Crなどの金属やSi、Ge
膜も利用できる。また上記実施例ではポリシリコ
ンをゲート長をきめる材質として利用したが、第
１〜３層の組合せに応じて、上述した如き材質あ
るいは、Alおよびレジスト材などの有機物も利
用できることを附言する。上記実施例の中で述べ
た製作手順のうちポリシリコンを被着する前に第
３層４をあらかじめ取り去つておいてよいことも
附言する。
第１〜３層の組合せを述べたが、同一の趣旨を達
成するために材質の組合せは任意であり、耐熱性
に優れたMo、Ti、Ｗ、Crなどの金属やSi、Ge
膜も利用できる。また上記実施例ではポリシリコ
ンをゲート長をきめる材質として利用したが、第
１〜３層の組合せに応じて、上述した如き材質あ
るいは、Alおよびレジスト材などの有機物も利
用できることを附言する。上記実施例の中で述べ
た製作手順のうちポリシリコンを被着する前に第
３層４をあらかじめ取り去つておいてよいことも
附言する。
本発明の趣旨からいつて、エ字形断面形状をえ
るため少なくとも３層を利用したが、３層以上で
構成してよいことは言うに及ばない。
るため少なくとも３層を利用したが、３層以上で
構成してよいことは言うに及ばない。
第１図は本発明の一実施例による電界効果トラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタの製造方法において、
半導体基板上のゲート電極形成予定部分に、第１
層膜および該第１層膜よりソース・ドレイン方向
で寸法が小さくかつ内側に存在する第２層膜を第
１層膜、第２層膜の積層順で形成する工程と、上
記第１層膜をマスクとしてソースおよびドレイン
を形成する工程と、上記第１層膜の上記第２層膜
で被覆されていない部分、上記ソースおよび上記
ドレイン上に上記第２層膜の側面に接して第１の
層を形成する工程と、上記第２層膜を除去する工
程と、該工程後上記第１層膜を除去する工程と、
上記第１の層をマスクとしてゲートを形成する工
程と、上記第１の層を除去する工程を有すること
を特徴とする半導体装置の製造方法。 ２ 上記第１層膜および第２層膜の形成は、上記
半導体基板上全面に上記第１層膜および第２層膜
の材料を被着する工程、該工程後第３層膜の材料
を被着する工程、該工程後レジストを被着する工
程、該レジストをパターニングする工程、該レジ
ストパターンをマスクとして上記３層の被着層を
パターニングする工程、および上記第１層膜およ
び第３層膜をマスクとして上記第２層膜材料の被
覆層をさらに側面から除去し上記第２層膜を形成
する工程から成り、上記第１の層の形成は該層の
材料を上記ソース、ドレイン領域および上記レジ
ストパターンを含む上記半導体基板上に被着し、
該被着膜が上記レジストパターン縁部の段差によ
り切断されるようにする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 上記第１層膜、第２層膜、第３層膜および第
１の層は各々、酸化シリコン、窒化シリコン、酸
化シリコンおよびポリシリコンから成る特許請求
の範囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078250A JPS58196055A (ja) | 1982-05-12 | 1982-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078250A JPS58196055A (ja) | 1982-05-12 | 1982-05-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196055A JPS58196055A (ja) | 1983-11-15 |
| JPH0354463B2 true JPH0354463B2 (ja) | 1991-08-20 |
Family
ID=13656748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078250A Granted JPS58196055A (ja) | 1982-05-12 | 1982-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196055A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187966A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-05-12 JP JP57078250A patent/JPS58196055A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196055A (ja) | 1983-11-15 |
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