JPH0355920B2 - - Google Patents

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JPH0355920B2
JPH0355920B2 JP56151439A JP15143981A JPH0355920B2 JP H0355920 B2 JPH0355920 B2 JP H0355920B2 JP 56151439 A JP56151439 A JP 56151439A JP 15143981 A JP15143981 A JP 15143981A JP H0355920 B2 JPH0355920 B2 JP H0355920B2
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】 本発明はスタテイツクメモリ試験方法に関し、
さらに詳しくは特にRAM（Random Access
Memory）などの各メモリセルの試験方法に関す
るものである。
第１図は本発明にかかる試験方法の対象となる
半導体記憶装置の構成の一例を示す図であり、行
列に複数のメモリセルMC11，MC12…が配列され
ている。WD1，WD2…は行を選択する行選択手
段、B1，B2，BT11，BT12…は列を選択する列選
択手段、TR11，TR12，TR21，TR22…は各列に
設けられ、記憶セルMC11，MC12の情報を読出す
ための読出し用トランジスタであり、このトラン
ジスタはまた記憶セルMC11，MC12への情報の書
込みにも使用される。RWCは読出し書込み回路
である。記憶セルMC11，MC12はよく知られてい
るようにマルチエミツタトランジスタTC1，TC2
によりフリツプフロツプ回路構成とされている。
エミツタTC12，TC22は情報保持用電流源に接続
され、エミツタTC11，TC21はビツト線B11，B12
に接続されている。
この半導体記憶装置の動作は概略以下のようで
ある。
行選択手段WD1、列選択手段B1を選択するこ
とにより、記憶セルMC11が選択される。今記憶
セルMC11はトランジスタTC1がオン、TC2がオ
フである場合を考えると、エミツタTC12から保
持電流源に流れていた電流がエミツタTC11から
ビツト線B11に切換る。読出し用トランジスタ
TR11とトランジスタTC1のエミツタTC11及び読
出し用トランジスタTR12とトランジスタTC2の
エミツタTC21はそれぞれエミツタ結合されてお
り、電流スイツチとして働らくため、ビツト線
B11にはトランジスタTC1のエミツタTC11からの
電流が、ビツト線B12には読出し用トランジスタ
TR12のエミツタからの電流が流れる。従つて読
出し用トランジスタTR11のコレクタは高レベル、
TR12のコレクタは低レベルとなり、記憶セル
MC11の情報が読出し書込み回路RWCにより読出
される。
第１図に示す半導体装置１は第２図に示すごと
くアドレスバツフアアンドデコーダ２、ワードド
ライバー３および出力回路４の外部回路に接続さ
れ外部電源電圧VEEによつて駆動される。
ところで従来かかる半導体装置のメモリセルの
不安定な素子をスタテイツクメモリ試験はその素
子の最大、最小動作限界電源電圧から推定する方
法を行なつていた。かかるRAMの場合正規動作
電圧は通常−5.2Vであつてその許容範囲は±５
％であるからこれによつて最大および最小動作限
界電圧を印加してこれによつてスタテイツクメモ
リの内容に破壊を生じないかどうか確認してい
た。しかしこの方法でICメモリの試験を行なう
と周辺回路例えばデコーダ、ドライバー、出力回
路等がまず始めに動作しなくなつた場合これ以上
電圧を変化させて試験を行なえずまたその動作電
圧でまだ動作しているメモリセルの動作限界（保
持限界）を知ることができなかつた。したがつて
メモリセルの中に保持限界電圧の悪い、すなわち
マージンの十分でないセルが含まれていた場合こ
れを見出すことが不可能であつた。
本発明の目的はメモリセルの最小情報保持限界
電圧を知ることから通常試験では見つからず装置
レベルでは間欠障害に結びつくと思われる不安定
なセルマージンを持つ素子を容易且つ効果的に発
見できるスタテイツクメモリ試験方法を提供する
ことにある。
本発明によれば、通常動作電源電圧において一
定情報を書込みその書込まれた情報を読出して正
常に書込が行なわれたことの確認を行ない、正常
に書込みが行なわれている場合には動作電源電圧
を通常動作電源電圧よりも下げて一定時間経過後
前記電源電圧を通常動作電源電圧に戻し一定情報
の読出を行ない始めに書込んだ情報と一致してい
るか否かを確認し、一致している場合にはさらに
電源電圧を前回の電源電圧より低い電圧まで下げ
て一定時間経過後前記通常動作電源電圧に戻し、
前記一定情報を読出して始めに書込んだ情報と一
致しているかを確認し、読出した情報が始めに書
込んだ情報と一致している場合は電源電圧を順次
下げてゆく操作を電源投入状態のまゝで繰返して
書き込んだ情報が保持できる限界としての最小情
報保持限界電圧を見出し、その最小情報保持限界
電圧をあらかじめ確認された正常セルを有する最
小情報保持限界電圧と比較することを特徴とする
スタテイツクメモリ試験方法が提案される。
以下本発明にかかるスタテイツクメモリ試験方
法の実施例について詳細に説明する。
第３図はスタテイツクメモリの通常動作電源電
圧VEE(NOR)（例えば−5.2V）と最大動作限界電圧
VEE(MAX)と最小動作限界電圧VEE(MIN)とICメモリの
最小情報保持限界範囲Ｄとの相互関係を示し、同
図においてVRはマージンの不充分なセルの情報
保持限界電圧を示す。
本発明は前記マージンの不充分なセルの情報保
持限界電圧VRを容易に且つ効果的に見つけるこ
とができるスタテイツクメモリの試験方法であつ
て具体的には次の第４図に示すごときステツプに
おいて行なわれる。
先ず始めに第４図に示すごとく通常動作電圧
VEE(NOR)すなわち点ａにおいて一定情報（例えば
オール“０”またはオール“１”）を書込みその
書込まれた情報を読出して確認を行なう。つぎに
動作電圧を下げて一定時間後通常動作電圧すなわ
ち第４図における点ｂに戻し始めに書き込んだ情
報と一致しているか否か確認する。一致している
場合はさらに前回の電圧よりさらに低い電圧まで
動作電圧を下げて一定時間後通常動作電圧すなわ
ち第４図における点ｅに戻し始めに書込んだ情報
と一致しているか否かを確認する。かかる操作を
繰り返して書き込んだ情報が保持できる限界とし
ての最小情報保持限界電圧を見つける。この電圧
からあらかじめ調査して確認している正常セルを
有する最小情報保持限界電圧と比較することによ
り容易に不安定セルをもつ素子を発見することが
できる。最小情報保持限界電圧の不良な素子はセ
ルマージンが狭いため一般的に云われている装置
レベルの間欠障害（Soft Error）に結びつくと考
えられているものである。
以上説明した本発明にかかるスタテイツクメモ
リ試験方法において発見できる不良素子は従来の
方法の最大、最小電源電圧動作限界値では良品素
子と比較すると大差はなく分類するのは困難であ
つた。
なお以上の説明においては第１図のRAMを例
にとつて説明したが本発明にかかる方法はこれに
限定されるものではなくすべてスタテイツクメモ
リの試験方法に適用されることは勿論である。
【図面の簡単な説明】
第１図および第２図は本発明にかかる方法の適
用されるRAM半導体記憶装置の一例のブロツク
図、第３図はスタテイツクメモリの通常動作電
圧、最大、最小動作限界電圧および最小情報保持
限界電圧範囲の相互関係を示す図、第４図は本発
明にかかるスタテイツクメモリ試験方法のステツ
プを示す図である。 図においてVEEが電源電圧、VEE(NOR)が通常電
圧、VEE(MAX)が最大動作限界電圧、VEE(MIN)が最小
動作限界電圧、Ｄが最小情報保持限界電圧範囲で
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 通常動作電源電圧において一定情報を書込み
    その書込まれた情報を読出して正常に書込みが行
    なわれたことの確認を行ない、 正常に書込みが行なわれている場合には動作電
    源電圧を通常動作電源電圧よりも下げて一定時間
    経過後前記電源電圧を通常動作電源電圧に戻し一
    定情報の読出しを行ない始めに書込んだ情報と一
    致しているか否かを確認し、 一致している場合にはさらに電源電圧を前回の
    電源電圧より低い電圧まで下げて一定時間経過後
    前記通常動作電源電圧に戻し、前記一定情報を読
    出して始めに書込んだ情報と一致しているかを確
    認し、 読出した情報が始めに書き込んだ情報と一致し
    ている場合は電源電圧を順次下げてゆく操作を電
    源投入状態のまゝで繰返して書込んだ情報が保持
    できる限界としての最小情報保持限界電圧を見出
    し、 その最小情報保持限界電圧をあらかじめ確認さ
    れた正常セルを有する最小情報保持限界電圧と比
    較する ことを特徴とするスタテイツクメモリ試験方法。
JP56151439A 1981-09-26 1981-09-26 Ｉｃメモリ試験方法 Granted JPS5853775A (ja)

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