JPH0417367A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にゲートアレ
イ方式により形成される半導体集積回路装置に関する。

〔従来の技術〕

従来、この種の半導体集積回路装置においては、あらか
じめゲートアレイの下地に標準化されたセル領域が設定
されている。例えば、第３図に示されるように、基本セ
ル７−１〜７が一次元方向に複数個配列されているセル
アレイ８−１と同一のセル構成から成るセルアレイ８−
２〜７が二次元方向に配置されている。その為、クロッ
クドライバのような駆動能力の大きなブロックを形成す
る場合には、トランジスタを並列に接続する為の配線９
−１が必要であった。また、チップ上のどの位置にもク
ロックドライバを配置することができた。

〔発明が解・決しようとする課題〕

上述した従来のゲートアレイ方式による半導体集積回路
装置においては、クロックドライバを形成する場合トラ
ンジスタを並列に接続しなければならなかった為構成セ
ルの面積が大きくなり、配線領域が少なくなるという欠
点があった。

また、クロックドライバをチップの任意の位置に配置し
た場合、他の七ノにとの距離が一様にし、すらいという
欠点があった。

〔課題を解決するための手段〕

本発明の半導体装置は、論理を構成する複数の基本セル
が１次元方向または２次元方向にアレイ状に配列されて
構成されるゲートアレイ方式の半導体集積回路装置にお
いて、チップ中央部にクロックドライバ専用のセルを備
えて構成されている。

〔作用〕

クロックドライバ専用セルとは他のセルよりもトランジ
スタのソース−ドレインの間隔が大きい為、従来のよう
にトランジスタを並列に接続する必要がなくなるという
作用がある。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例における基本セルの配置図で
ある。第１図に示されるように本実施例においては７個
の単位セル１−１〜７によって形成されるセルアレイ２
−１、およびセルアレイ２−１と同様に形成されるセル
アレイ２−２．４．５とセルアレイ中央部にりｐラフド
ライバ専用セル３−１を有するセルアレイ２−３が配置
されている。第１図から明らかになるようにクロックド
ライバ専用セルは、トランジスタを並列に接続する必要
がない為クロックドライバの面積は、最小となる。また
チップ中央部にある為他のセルとの距離を一様にしやす
い。

実施例２に回路上でクロックドライバを使用しなかった
場合について示す。本実施例においては７個の単位セル
４−１〜７によって形成されるセルアレイ５−１および
セルアレイ５−１と同様に形成されるセルアレイ５−２
．４．５とセルアレイ中央部にクロックドライバ専用セ
ルと同じ面積の配線専用領域６−１を含むセルアレイ５
〜３が配置されている。クロックドライバを使用しなか
った場合には、その領域がチップ中央部にある為、その
まま配線領域として使用することができる。

〔発明の効果〕

以上説明したように、本発明はセル領域内において中央
付近の領域にクロックドライバ専用のセルを備えて構成
することにより、構成セル面積を小さくできるという効
果を有する。

また、中央付近に配置される為クロックドライバから他
のブロックへの配線を最小にでき、クロックドライバを
使用しない場合でも配線領域として使用できるという効
果を有する。

【図面の簡単な説明】

第１図、第２図は、本発明の一実施例におけるセルの配
置図、第３図は従来の半導体集積回路装置におけるセル
の配置図である。 １−１〜７．４−１〜７．７−１〜７・・印・基本セル
、２−１〜５．５−１〜５．８−１〜５・・団・セルア
レイ、３−１・・・・・・クロックドライバ専用セル、
６−１・・・・・・配線専用領域、９−１〜２・・・・
・・配線。 代理人　弁理士　　内　原　　　晋 第 図 第 工

Claims (1)

【特許請求の範囲】
1. 　論理を構成する複数の基本セルが１次元方向または２
   次元方向にアレイ状に配列されて構成されるゲートアレ
   イ方式の半導体集積回路装置において、チップ中央部に
   クロックドライバ専用のセルを備えることを特徴とする
   半導体集積回路装置。