JPH0362230A - データ照合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、同一の入力情報を与えられて同一の処理を行
うＣＰＵを複数個有した多重系のコンピュータシステム
における異常を検出するために、データの照合を行う装
置に関するものである。

（従来の技術） 鉄道信号保安装置において、高密度化した鉄道システム
の制御の省力化を図るために、コンピュータによる制御
システムが導入されている。そして近年のデータ処理量
の増大や、システムの？ｊｌ化に伴い、保守、保全等の
重要性がより高まっている。このような制御システムの
信頼性を高め安全性を確保するものとして、二以上のＣ
ＰＵか１−１１−の入力情報を与えられて同一の処理を
１６１期して行う多重系のコンピュータシステムが用い
らている。そしてこのような多重系のコンピュータシス
テムを用いて鉄道システムの制御を行うには、それぞれ
のＣＰＵから出力されたデータを比較照合し、不一致の
場合には故障が発生したとしてシステムを停止させる必
要がある。

従来のデータの照合を行う装置について、その構成を示
した第３図を用いて説明する。この装置３０は、同一の
処理を同期して行うｌ系ＣＰＵ３１と■系ＣＰＵ３２の
二つを６したコンピュータシステムに対して、データの
照合を行うものである。ｌ系ＣＰＵ３１からＩ系パラレ
ル／シリアル変換回路３３ヘパラレルに第１のデータが
出力され、第１のデータと本来一致すべき第２のデータ
が、■系ＣＰＵ３２から■系パラレル／シリアル変換回
路３５ヘパラレルに出力される。またｌ系ＣＰＵ３１か
らは、クロック信号（ＣＬＫ）、アドレスラッチイネー
ブル信号（ＡＬＥ）等かタイミング発生回路３４に出力
される。

Ｉ系及び■系において、向じタイミングで第１及び第２
のデータが出力されるように、ター「ミング発生回路３
４からＩ系パラレル／シリアル変換回路３３と■系パラ
レル／シリアル変換回路３５とに同期信号（ＳＹＮＣ）
が与えられる。■系パラレル／シリアル変換回路３３か
らは、パラレルデータからシリアルデータに変換された
第１のデータが出力され、これに同期して■系パラレル
／シリアル変換回路３５からシリアルデータに変換され
た第２のデータが出力される。

この場合の動作タイミングの一例を、第４図に示す。第
１のデータと第２のデータとの照合は、以下のようにし
て行われる。第１のデータは排他的論理和ゲート３８と
遅延回路３７とに与えられ、第２のデータは排他的論理
和ゲート３９と遅延回路３６とに与えられる。第４図の
ように、遅延：Ｌ１１路３６からは時間ｔｌだけ遅れた
第２のデータが出力され、遅延回路３７からは同じく時
間【ｌだけ遅れた第１のデータが出力される。

この結果、排他的論理和ゲート３８には第１のデータ及
び遅延させられた第２のデータが入力され、排他的論理
和ゲート３つには第二のデータ及び遅延させられた第１
のデータが入力されて、第４図のような遅延時間ｔｌに
対応した短いパルス幅Ｗｌを持った信号が出力される。

このような動作が、マシンサイクル（ここでは、５０ｎ
Ｓを１ビツトとし、８ビツトで１サイクルを構成する）
毎に繰り返される。

そして排他的論理和ゲート３８の出力は、Ｄフリップフ
ロップ４０、排他的論理和ゲート４４、遅延回路４２及
びＤフリップフロップ４６で構成されるループ回路に入
力される。同様に、排他的論理和ゲート３つの出力は、
Ｄフリップフロップ４１、排他的論理和ゲート４５、遅
延回路４３及びＤフリップフロップ４７で構成されるル
ープ回路に入力される。

■系側を例にとると、Ｄフリップフロップ４０のクロッ
ク端子（ＣＫ）には排他的論理和ゲート３８からの出力
が与えられ、これをクロック信号として、データ端子（
Ｄ）に入力されたＤフリップフロップ４６からの出力を
遅延させて、排他的論理和ゲート４４及び■系の遅延回
路４３に出力する。排他的論理和ゲート４４には、Ｄフ
リップフロップ４０の出力と、遅延回路４２により遅延
された■系のＤフリップフロップ４１の出力が与えらる
。モしてＤフリップフロップ４６のクロック端子（ＣＫ
）にこの排他的論理和ゲート４４の出力が与えられ、デ
ータ端子（Ｄ）に■系パラレル／シリアル変換回路３３
の出力が与えられて、出力信号がパルストランス４８に
出力される。このような動作が■系側においても同様に
行われ、この場合のそれぞれの動作タイミングは第４図
のようである。

システムが正常に動作し、第１のデータと第２のデータ
とが一致している場合には、第４図に示されたように、
データのレベルが変化するｈに排他的論理和ゲート３８
．３９からパルスが出力される。そしてこのパルスを上
述したそれぞれのループ回路に入力し、Ｄフリップフロ
ップ４６及び４７から、パラレル／シリアル変換回路３
３及び３５から出力されたデータと同じデータがパルス
トランス４８に対して入力された場合には、第１のデー
タと第２のデータとは一致していることになる。仮に一
方のデータが雑音等の影響を受けて波形が変化し、両者
が一致しない場合には、排他的論理和ゲート３８．３９
あるいは４４．４５からは、この第４図のようなパルス
が出力されなくなり、Ｄフリップフロップ４６．４７か
ら１又は０のレベルに固定された信号が出力されること
になる。従って、Ｄフリップフロップ４６．４７から出
力された信号が励振されているか否かをチエツクしてい
れば、第１のデータと第２のデータとが一致しているか
否かをチエツクすることが可能となる。

またこのパルストランス４９には、次のような役割があ
る。コンピュータシステム内におけるＩ系ＣＰＵ３１や
■系ＣＰＵ３２等の集積回路において、ボンディングワ
イヤが切れるなどの故障が起きると、Ｉ系ＣＰＵ３１あ
るいは■系ＣＰＵ３２から出力されるデータは、１また
は０のいずれかのレベルを維持する。この結里、排他的
論理和ゲート３８．３９からは励振されたｔ＝号が出力
されなくなり、これによりＤフリップフロップ４６．４
７からの出力信号は、レベル１又はレベル０のいずれか
一方の値を推持する。従って、Ｄフリップフロップ４６
．４７からの出力信号が励振しているか否か１、即ち所
定のサイクル内において、絶えずレベルの変化があるか
否かをパルストランス４８によりチエツクしていれば、
このような集積回路の故障の検出も併せて可能となる。

以上よりパルストランス４８において、Ｄフリップフロ
ップ４６．４７からの信号が励振されているか否かをチ
エツクすることにより、第１及び第２のデータが不一致
である故障、あるいは集積回路の故障のいずれかを検出
することが可能である。信号が励振されていて、このコ
ンピュータシステムは正常であると判断した場合には、
パルストランス４８から、ルベルの第１の信号が出力さ
れ、励振されておらず何等かの異常が生じたと判断した
場合には０レベルの第２の信号が出力される。

（発明が解決しようとする課題） しかし上述した従来のデータ照合装置には、以下のよう
な問題があった。

第１及び第２のＣＰＵからパラレルデータの形態でそれ
ぞれ出力されたデータを、シリアルデータに変換した後
照合しているが、動作速度の高速化に伴い周波数が高く
なると、遅延回路３６．３７における遅延時間ｔｌに十
分なマージンを持たせることができなくなる。これによ
り、琲他的論理和ゲート３８．３つからの出力信号のパ
ルス幅Ｗ１が狭くなって極めて細い髭状の波形になり、
レベルが１かＯかの判断がつかずに誤動作を招く虞れが
あった。

この場合に、ＣＰＵからのデータをシリアルデータに変
換せずに、直接パラレルデータのままで照合できればよ
い。しかし上述したような従来の構成では、各ビット毎
に第３図に示された構成要素を一組づつ備える必要があ
り、装置が大型化しコストの増大を招くため、現実には
シリアルデータに変換してデータの照合を行わざるを得
なかった。この結果、動作の高速化に対応することがで
きなかった。

さらにシリアルデータに変換すると、通常はデータのレ
ベルが１と０の間を頻繁に上下するので、排他的論理和
ゲート３８．３９からは、第４図のように上下するたび
にパルスが発生する信号が出力されるが、仮に同一のレ
ベルを維持するようなデータ（例えば０．１．１．１．
１．１、・・・）であった場合にはこのようなパルスは
得られない。

これにより、正常であるにもかかわらずシステムに異常
が発生したと判断する誤動作が生じるという問題があっ
た。

本発明は上記事情に鑑みてなされたもので、ＣＰＵの動
作速度の高速化に対応が可能なデータ照合装置を提供す
ることを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、第１のデータをパラレルデータの形態で与え
られてこの第１のデータに基づいて設定した第３のデー
タを作成し、この第３のデータと前記第１のデータとを
第１の組合せデータとしてマシンサイクル毎にパラレル
データの形態で出力する第１のデータ作成部と、第２の
データをパラレルデータの形態で与えられて第３のデー
タとは異なる第４のデータを作成し、この第４のデータ
と第２のデータとを第２の組合せデータとしてマシンサ
イクル毎に第１のデータ作成部からの第１の組合せデー
タの出力と同期してパラレルデータの形態で出力する第
２のデータ作成部と、第１及び第２のデータ作成部から
それぞれ与えられたデータをパラレルデータの形態で相
互に比較し、致していた場合には第１の信号を出力し不
一致の場合には第２の信号を出力する比較器と、比較器
からの出力がマシンサイクル毎に交互に第１の信号と第
２の信号との藺で変化した場合にはシステムは正常であ
ることを示す第３の信号を出力し、変化しなかった場合
には異常が発生したことを示す第４の信号を出力する異
常検出部とを備えたことを特徴としている。

ここで第１のデータ作成部は、第１のデータをパラレル
の形態で与えられて少なくとも一つのビットのデータを
１のレベルに設定して第３のデータを作成し、この第３
のデータと前記第１のデータとを第１の組合せデータと
して所走サイクル毎にパラレルな形態で出力するもので
あり、第２のデータ作成部は、第２のデータをパラレル
の形態で与えられて第３のデータのうちの１のレベルに
設定されたデータに対応したビットのデータをＯのレベ
ルに設定することにより第３のデータとは穴なる第４の
データを作成しこの第４のデータと第２のデータとを第
２の組合せデータとしてマシンサイクル毎に第１のデー
タ作成部からの第１の組合せデータの出力と同期して、
パラレルな形態で出力するものであってもよい。

（作　用） 第１のデータ作成部及び第２のデータ作成部により、相
互に不一致になるように作成された第３及び第４のデー
タの照合と、本来一致すべき第１のデータと第２のデー
タとの照合が、マシンサイクル毎に交互に比較器におい
て行われる。これにより、第１のデータの第２のデータ
が一致している場合には、第１のデータと第２のデータ
を照合した結果一致していることを表す第１の信号と、
第３のデータと第４のデータを照合した結果不一致であ
ることを表す第２の信号とが異常検出部へ交互に出力さ
れる。これにより、異常検出部から正常であることを示
す第３の信号が出力される。

第１のデータと第２のデータが不一致である場合には、
第１のデータと第２のデータを照合した結果、及び第３
のデータと第４のデータを照合した結果共に不一致であ
ることを表す第２の信号の出力が維持される。この結果
異常検出部において、異常が発生したことを示す第４の
信号が出力される。これにより、雑音の影響や集積回路
の故障等により、システムに異常が発生し、第１のデー
タと第２のデータが不一致となった場合には、この異常
の検出が可能となる。

ここで必ず不一致となる第３及び第４のデータの照合を
、第１及び第２のデータの照合の合間に入れることによ
り、比較器が故障して第１×は第２の信号の出力が維持
された場合にも、この故障を検出することが可能となる
。

また第１及び第２のＣＰＵからパラレルの形態でそれぞ
れ出力された第１及び第２のデータを、パラレルの形態
のままで比較器において比較照合するため、第１及び第
２のデータの周波数が高い場合にも、−旦シリアルの形
態に変換した後、比較照合する場合に土じるような誤動
作を招くことなく照合することができ、ＣＰＵの動作の
高速化への対応が可能となる。

（実施例） 本発明の一実施例について、図面を参照して説明する。

第１図は、本実施例の構成を示したブロック図である。

この装置１１は、第３図に示された従来の装置３０と同
様に、同一の入力情報を与えられて同一の処理を行うＩ
系ＣＰＵＩと■系ＣＰＵ２の二つのＣＰＵを有したコン
ピュータシステムに対して、データの照合を行うもので
ある。

従来と異なるのは、Ｉ系ＣＰＵ１及び■系ＣＰＵ２から
それぞれ出力された第１及び第２のデータを、シリアル
データに変換せずにパラレルデータの形態のままで比較
照合する点にある。ここでデータと称されるものにはア
ドレスデータと一般データとが含まれ、バスはアドレス
バスとデータバスとを共有し、アドレスデータの次に一
般データが出力されるものとする。

■県側では、Ｉ系ＣＰＵＩからの第１のデータを与えら
れて第３のデータを作成してこの第３及び第１のデータ
を保持しておき、バス切換イネーブル回路４からの出力
により■系側と同期して第３及び第１のデータを出力す
るバス切換回路５と、ラッチイネーブル回路３の出力に
より、■系側と同期して第３及び第１のデータを比較器
９に出力するデータバスラッチ回路７と、バス切換回路
４、ラッチイネーブル回路３とで第３のデータ作成部を
構成する。

■系側では、■系ＣＰＵ２からの第２のデータを与えら
れて第４のデータを作成してこの第４及び第２のデータ
を保持しておき、バス切換イネーブル回路４からの出力
によりＩ県側と同期して第４及び第２のデータを出力す
るバス切換回路６と、ラッチイネーブル回路３の出力に
より、■県側と開明して第４及び第２のデータを比較器
９に出力するデータバスラッチ回路８と、バス切換回路
４、ラッチイネーブル回路３とで第４のデータ作成部を
構成する。

ここでバス切換イネーブル回路４は、Ｉ系ＣＰＵＩから
クロック信号及びアドレスラッチイネーブル信号を与え
られて、第１及び第２のデータが同期してバス切換回路
５及び６から出力されるように、バス切換回路５及び６
に対してバス切換イネーブル信号を与えるものである。

ラッチイネーブル回路３は、Ｉ系ＣＰＵＩからクロック
信号及びアドレスラッチイネーブル信号を与えられて、
データバスラッチ回路７及び８から同期してデータが出
力されるように、ラッチイネーブル信号を出力するもの
である。バス切換回路５は、Ｉ系ＣＰＵが出力した第１
のデータに対して、少なくとも一つのビットのデータを
ルベルに強制的に上げた（以下プルアップという）’１
ｌｉ３のデータを作成し、この第３のデータと第１のデ
ータとを第１の組合せデータとして、バス切換イネーブ
ル回路４から与えられたバス切換イネーブル信号により
■系側と同期して、マシンサイクル毎にデータバスラッ
チ回路７に出力するものである。同様にバス切換回路６
は■系ＣＰＵが出力した第２のデータのうち、バス切換
回路５がプルアップした第１のデータのビットに対応し
たビットのデータを０レベルに強制的に下げた（以Ｆプ
ルダウンという）第４のデータを作成し、この第４のデ
ータと第２のデータとを第２の組合せデータとして、バ
ス切換イネーブル回路４からりえられたバス切換イネー
ブル信号に従いバス切換回路６の出力と同期して、マシ
ンサイクル毎にデータバスラッチ回路８に出力するもの
である。データバスラッチ回路７は、与えられた第３及
び第１のデータを、ラッチイネーブル回路３から与えら
れたラッチイネーブル信号に従い、■県側の出力と同期
して比較器９に出力するものである。データバスラッチ
回路８は、バス切換回路６から与えられた第４及び第２
のデータを、ラッチイネーブル回路３から与えられたラ
ッチイネーブル信号に従い、データバスラッチ回路７の
出力と同期して比較器９に出力するものである。比較器
９は、データバスラッチ回路７から与えられた第３のデ
ータとデータバスラッチ回路８から与えられた第４のデ
ータとを先ず比較しくこの比較を行うサイクルを、励振
データ発生サイクルと称す）、次にデータバスラッチ回
路７から与えられた第１のデータとデータバスラッチ回
路８から与えられた第２のデータとを比較して（この比
較を行うサイクルを、照合サイクルと称す）、それぞれ
一致していた場合にはルベルの信号（第１の信号に相当
する）を出力し、不一致の場合には０レベルの信号（第
２の信号に相当する）を出力する。またパルストランス
１０は異常検出部に相当し、比較器９からの信号を与え
られて、所定サイクル（ここではマシンサイクル二つ分
）の期間中にレベルが１とＯの間で変化した場合、即ち
励振されている場合には、正常であることを示すルベル
の信号（第３の信号と称す）を出力し、逆に比較器９か
らの出力信号かいずれかのレベルを維持し全く励振され
ていない場合には、異常の発生を表す０レベルの信号（
第４の信号と称す）を出力する。

次に、各回路の出力信号を示したタイムチャートである
第２図を用いて、本尖施例の動作を説明する。一つのマ
シンサイクルは、四つの期間Ｔ１、Ｔ２、Ｔ３、Ｔ４か
ら成り、それぞれにクロック信号ＣＬＫとしてパルスが
一つづつＩ系ＣＰＵＩ及び■系ＣＰＵ２から発生される
。Ｉ系ＣＰＵＩからは上述のように、バス切換イネーブ
ル回路４とラッチイネーブル回路３とに対し、クロック
１２号（ＣＬＫ）及びアドレスラッチイネーブル信号（
ＡＬＥ）とが出力される。このアドレスラッチイネーブ
ル信号は、マシンサイクルの開始と同特に立ち上がり、
区間ＴＩの幅を持つパルスかマシンサイクル毎に発生す
る。

先ずＩ系ＣＰＵＩ及び■系ＣＰＵ２から、本来一致すべ
き第１のデータ及び第２のデータが、クロック信号ＣＬ
Ｋの一番目のパルスが立ち上がるタイミングでバス切換
回路５及び６にそれぞれ与えられる。この場合にデータ
は、上述したようにアドレスデータと一般データとが一
組として送られる。

■系のバス切換回路５では、このようなアドレスデータ
及び一般データから成る第１のデータを与えられてプル
アップし、第３のデータを作成する。そしてバス切換イ
ネーブル回路３から出力されたバス切換イネーブル信号
が１に立ち上がるタイミングに同期して、マシンサイク
ルＭ１の期間中にデータバスラッチ回路７に対して第３
のデータを出力し、バス切換イネーブルｆ；号が０に変
イ）す、マシンサイクルがＭｌからＭ２に切替わった時
点で第１のデータを出力する。

■系においても同様に、バス切換回路６において第２の
データをプルダウンして第４のデータを作成し、バス切
換イネーブル信号が１に立ち上がるタイミングで第４の
データをデータバスラッチ回路８に出力し、バス切換イ
ネーブル信号が０になると第２のデータをデータバスラ
ッチ回路８に出力する。

■系のデータバスラッチ回路７は、与えられた第３及び
第１のデータを一侍的に保持し、ラッチイネーブル回路
３から出力されたラッチイネーブ正信号が１に立ち上が
るタイミングで、比較器９に順に出力する。同様に■系
のデータバスラッチ回路８は、与えられた第４及び第２
のデータを一時的に保持し、ラッチイネーブル回路４か
らのラッチイネーブル信号が１になるタイミングで比較
器９に出力する。

比較器９では、先ず励振データ発生サイクルにおいて、
Ｉ系の第３のデータと■系の第４のデータとを比較し、
次に照合サイクルにおいて、■系の第１のデータと■系
の第４のデータとを比較する。この比較は、ラッチイネ
ーブル回路３．４からのラッチイネーブル信号により同
期しているため、この両者を対比しつつ照合することが
ｎ１能である。ここでそれぞれのデータの比較は、パラ
レルデータの形態のままで行う。励振データ発生サイク
ルにおいては、プルアップされた第３のデータとプルダ
ウンされた第４のデータとは常に不一致が生じるため、
このサイクル中は０レベルの第２の信号が出力される。

照合サイクルにおいては、第１のデータと第２のデータ
とが一致している場合にはこの第２図における太線のよ
うなルベルの第１の信号が出力され、システムに何等か
の異常が発坐し、両者が不一致である場合には点線のよ
うな０レベルの第２の信号が出力される。

パルストランス１０は、比較器９からこのような第１又
は第２の信号を与えられ、所定のサイクル（ここではマ
シンサイクル二つ分に相当する）中にレベルに変化があ
ったか否か、即ち出力信号が励振されているか否かをみ
ることによって、雑音等の影響により、第１のデータと
第２のデータとで不一致が生じるような何等かの異常が
発生したか否か、あるいは集積回路に故障が生じたか否
かをチエツクする。励振データ発生サイクルでは、第３
のデータと第４のデータとが必ず不一致になり、比較器
からは第２の信号が出力される。従って、集積回路にワ
イヤ切れ等の故障が発生しておらず、しかも第１及び第
２のデータが一致していた場合には、照合サイクルでは
第１の信号の出力があるため、第１の信号と第２の信号
とが交互に出力されることになる。即ち比較器９からの
出力信号は、マシンサイクル毎に励振されていることに
なる。この場合には、ｌ系と■系との間でデータの不一
致がなく、さらに集積回路にワイヤ切れ等の故障は生じ
ていないと判断し、正常であることを示す第３の信号（
レベル１）を出力する。

一方、雑音の影響や集積回路のワイヤ切れ等、システム
に生じた何等かの異常により、第１のデータと第２のデ
ータとが不一致であった場合には、励振データ発生サイ
クルと同様に照合サイクルにおいても０レベルの第２の
信号が出力され、同一のレベルＯが維持されて励振され
ていないことになり、パルストランス１０において異常
が検出され、０レベルの第４の信号が出力される。この
ようにしてシステムに異常が生じた場合に、そのことが
検出される。

またここで、必ず不一致となる第３のデータと第４のデ
ータとを比較して第４の（ｍ号を出力する励振データ発
生サイクルを設けたことにより、比較器９に生じた故障
を検出することちり能となる。

比較器９において故障が発生すると、この比較器９から
の出力信号が１又はＯのレベルに固定される。従ってシ
ステムに異常が発生し、■系のＣＰＵからの第１のデー
タと■系にＣＰＵからのデータとが不一致であっても、
比較器９が故障して、一致していることを示す第１の信
号が出力される場合がありうる。このような場合には、
不一致となる第３及び第４のデータを比較する励振デー
タ発生サイクルにおいても第１の信号が出力されるため
、パルストランス１０において比較器１０からのデータ
が励振されているか否かを判断することによって、比較
器１０の故障を検出することができる。

以上のような第１及び第２のデータの照合は、第１図に
示されたような簡易な構成でパラレルデータのままで比
較照合することが可能であるため、従来のようにシリア
ルデータに変換して照合する場合と叉なり、ＣＰＵの動
作速度が高速化しブタの周波数が高くなった場合にも誤
動作することなく照合を行うことができる。

上述した大腸例は一例であって、本発明を限定するもの
ではない。例えば本実施例は、同一のデータ処理を同期
して行うＣＰＵを二つ持ったシステムを対象としている
が、三つ以上のＣＰＵを白“した多重系のシステムに対
しても、上述したような構成をそれぞれの系毎に設ける
ように拡張することにより、データの照合が可能となる
。同様にＣＰＵのデータバスのビット数は、いかなるも
のであってもビットの数に対応してバスの本数を設定す
ることで本発明の適応が可能である。またバス切換回路
５及び６でそれぞれ作成する第３及び第４のデータは、
本実施例のようなプルアップ又はプルダウンにより作成
されたものでなくとも、結果的に相互に不一致となるよ
うなデータであればよい。

〔発明の効果〕

以上説明したように本発明のデータ照合装置は、第１及
び第２のＣＰＵから出力された第１及び第２のデータを
パラレルの形態のままで比較器ａするため、データの周
波数が高い場合にも一口、シリアルの形態に変換した後
比較照合する場合に生じるような誤動作を招くことなく
照合することができ、ＣＰＵの動作の高速化にも対応す
ることかできる。

また第１及び第２のデータの照合を、相互に不一致とな
る第３及び第４のデータの照合とマシンサイクル毎に交
互に行い、照合の結果が一致と不一致とを交互に示して
いる場合に正常であると判断することにより、比較器が
故障して、第１のデータと昂２のデータが不一致である
にもかかわらず一致しているという信号を出力し続けて
いる場合にもこのような異常を検出することが一１１能
である。

【図面の簡単な説明】

第１図は本発明のデータ照合装置の構成を示すブロック
図、第２図は同装置の動作を示すタイムチャート、第３
図は従来のデータ照合装置の構成を示すブロック図、第
４図は同装置の動作を示すタイムチャートである。 １．３１・・・１系ＣＰＵ＼２，３２・・・■系ＣＰＵ
。 ３．４・・・ラッチイネーブル回路、５，６・・・バス
切換回路、７，８・・・データバスラッチ回路、９・・
・比較器、１０・・・パルストランス、１１・・・デー
タ照合装置、３３・・・■系パラレル／シリアル変換回
路、３４・・・タイミング発生回路、３５・・・■系パ
ラレル／シリアル変換回路、３６．３７．４２．４３・
・・遅延回路、３ｇ、３９，４４．４５・・・排他的論
理和ゲート、４０，４１．４６．４７・・・Ｄフリップ
フロップ、４８・・・パルストランス。

Claims (1)

1. 【特許請求の範囲】 １、同一の入力情報を与えられて同一の処理を行う第１
   のＣＰＵと第２のＣＰＵとを有したシステムにおける前
   記第１のＣＰＵがマシンサイクル毎に出力した第１のデ
   ータと、前記第２のＣＰＵがマシンサイクル毎に出力し
   た第２のデータとを比較照合し、不一致の場合にシステ
   ムに異常が発生したと判断するデータ照合装置において
   、第１のデータをパラレルデータの形態で与えられて、
   この第１のデータに基づいて設定した第３のデータを作
   成し、この第３のデータと前記第１のデータとを第１の
   組合せデータとして、マシンサイクル毎にパラレルデー
   タの形態で出力する第１のデータ作成部と、 前記第２のデータをパラレルデータの形態で与えられて
   、前記第３のデータとは異なる第４のデータを作成し、
   この第４のデータと前記第２のデータとを第２の組合せ
   データとして、マシンサイクル毎に前記第１のデータ作
   成部からの前記第１の組合せデータの出力と同期して、
   パラレルデータの形態で出力する第２のデータ作成部と
   、前記第１及び第２のデータ作成部からそれぞれ与えら
   れたデータをパラレルデータの形態で相互に比較し、一
   致していた場合には第１の信号を出力し、不一致の場合
   には第２の信号を出力する比較器と、 前記比較器からの出力が、マシンサイクル毎に交互に第
   １の信号と第２の信号との間で変化した場合には、前記
   システムは正常であることを示す第３の信号を出力し、
   変化しなかった場合には異常が発生したことを示す第４
   の信号を出力する異常検出部とを備えたことを特徴とす
   るデータ照合装置。 ２、前記第１のデータ作成部は、前記第１のデータをパ
   ラレルの形態で与えられて、少なくとも一つのビットの
   データを１のレベルに設定して第３のデータを作成し、
   この第３のデータと前記第１のデータとを第１の組合せ
   データとしてマシンサイクル毎に、パラレルな形態で出
   力するものであり、 前記第２のデータ作成部は、前記第２のデータをパラレ
   ルの形態で与えられて、前記第３のデータのうちの１の
   レベルに設定されたデータに対応したビットのデータを
   ０のレベルに設定することにより、前記第３のデータと
   は異なる第４のデータを作成し、この第４のデータと前
   記第２のデータとを第２の組合せデータとしてマシンサ
   イクル毎に、前記第１のデータ作成部からの前記第１の
   組合せデータの出力と同期して、パラレルな形態で出力
   するものであることを特徴とするデータ照合装置。