JPH0362528A - ヘテロ接合型電界効果トランジスタ - Google Patents

ヘテロ接合型電界効果トランジスタ

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JPH0362528A
JPH0362528A JP1197609A JP19760989A JPH0362528A JP H0362528 A JPH0362528 A JP H0362528A JP 1197609 A JP1197609 A JP 1197609A JP 19760989 A JP19760989 A JP 19760989A JP H0362528 A JPH0362528 A JP H0362528A
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JP
Japan
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layer
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heterojunction
effect transistor
gaas layer
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JP1197609A
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Akira Saito
昭 斉藤
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NEC Corp
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NEC Corp
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はへテロ接合型電界効果トランジスタに関する。
〔従来の技術〕
従来のへテロ接合型トランジスタは、第２図に示すよう
に、半絶縁性ＧａＡｓ基板１の上にアンドープＧａＡｓ
層２及びｎ＋型ＡｆｆｌＧａＡｓ層８を順次積層して設
けた後、ゲート電極形成方向と直交するようにｎ１型Ａ
、、ＲＧａＡｓ層８を０．３μｍ未満の幅で等間隔にエ
ツチングして除去し、２次元電子ガス層を空間的に分離
して１次元的にしていた。
〔発明が解決しようとする課題〕
上述した従来のへテロ接合型電界効果トランジスタは細
い溝（１次元性をもたせるには０．３μｍ以下の幅でき
れば０．１μｍ以下の幅にする必要がある。）をつくる
ため非常な微細加工を必要とするという問題点がある。
また、通常０．３μｍ以下に形成するゲート電極を段差
を横切って形成するためゲート電極を形成するためのり
ソグラフィ（エツチングを用いてつくる場合は均一なエ
ツチング〉技術が難しいという欠点がある。
〔課題を解決するための手段〕
本発明のへテロ接合型電界効果トランジスタは、半絶縁
性半導体基板上に設けたアンドープＧａＡｓＪｉｌと、
前記アンドープＧａＡｓ層内に一定間隔で配列して埋込
んだｐ型ＧａＡｓ層と、前記アンドープＧａＡｓ層の上
に設けてヘテロ接合を形成するｎ型ＡｌＧａＡｓ層と、
前記ｎ型Ａ、ＲＧａＡｓ層の上に設けて前記ｐ型ＧａＡ
ｓ層と交差するように設けたゲート電極とを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、半絶縁性ＧａＡｓ
基板上にアンドープＧａＡｓ層２を形成する。次に、ア
ンドープＧ　ａ　Ａ　ｓ　１ｇ　２の表面にＢｅイオン
を選択的にイオン注入して不純物濃度１×１０１６〜５
×１０１７ｃ１１すのｐ型ＧａＡｓ層３ａ、３ｂ、３ｃ
を幅０．１〜０．５μｍの短冊状に形成し且つ間隔０．
１〜０．５μｍで等間隔に配列して表面より０．０５〜
０．５μｍの深さに埋込み、しかる後アニールして活性
化し、ＭＢＥ法によりｎ＋型Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　
Ｍ　４を成長させてヘテロ接合を形成し、２次元電子ガ
ス層を界面に形成する。次に、ｎ＋型ＡｆｆｌＧａＡｓ
層４の上に短冊状のｐ型ＧａＡｓ層３ａ、３ｂ、３ｃと
直交するようにゲート電極５を形成する。ここで、ｐ型
ＧａＡｓ層３ａ、３ｂ、３ｃの上方のアンドープＧａＡ
ｓ層２のポテンシャルはｐ型ＧａＡｓ層３ａ、３ｂ、３
ｃに近いので、ｐ型Ｇ　ａ　Ａ　ｓ層３ａとｐ型ＧａＡ
ｓ層３ｂの中間又はｐ型ＧａＡｓ層３ｂとｐ型ＧａＡｓ
層３ｃとの中間のアンドープＧａＡｓ層２のポテンシャ
ルよりも高く２次元電子ガス層はｐ型Ｇ　ａ　Ａ　ｓ層
３ａ。
３ｂの中間領域及びｐ型ＧａＡｓ層３ｂ、３ｃの中間領
域のへテロ接合界面に集中して形成される。また、ｐ型
ＧａＡｓ層３ａ、３ｂ、３ｃの濃度を高くし、且っヘテ
ロ接合との距離を近づけることでｐ型ＧａＡｓ層３ａ、
３ｂ、３ｃの上方の２次元電子ガス層を全くなくすこと
も可能である。
なお、ｐ型ＧａＡｓ層はアンドープＧａＡｓ層に短冊状
の溝を設け、溝の内部にｐ型ＧａＡｓ層を成長させて形
成しても良い。
〔発明の効果〕
以上説明したように本発明はへテロ接合下に配列して設
けたｐ型ＧａＡｓ層を設けることでヘテロ接合界面の電
子を１次元的にできる効果がある。
また、電子ガス層が１次元的になることで移動度、飽和
速度の向上が可能となり高速のデバイスが実現できる。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面拡大図、第２図は従来のへテロ接合型電
界効果トランジスタの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・アンドープＧ
ａＡｓ層、３　ａ　、　３　ｂ　、　３　ｃ−・ｐ型Ｇ
ａＡｓ層、４−ｎ＋型ＡＪＧａＡｓ層、５・・・ゲート
電極、６・・・ソース電極、７・・・ドレイン電極、８
・・・ｎ＋型Ａ、１２ＧａＡｓ層。

Claims (1)

    【特許請求の範囲】
  1. 半絶縁性半導体基板上に設けたアンドープＧａＡｓ層と
    、前記アンドープＧａＡｓ層内に一定間隔で配列して埋
    込んだｐ型ＧａＡｓ層と、前記アンドープＧａＡｓ層の
    上に設けてヘテロ接合を形成するｎ型ＡｌＧａＡｓ層と
    、前記ｎ型ＡｌＧａＡｓ層の上に設けて前記ｐ型ＧａＡ
    ｓ層と交差するように設けたゲート電極とを有すること
    を特徴とするヘテロ接合型電界効果トランジスタ。
JP1197609A 1989-07-28 1989-07-28 ヘテロ接合型電界効果トランジスタ Expired - Fee Related JP2811780B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2660296C1 (ru) * 2017-02-20 2018-07-05 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора

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