JPH06120521A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06120521A JPH06120521A JP4267006A JP26700692A JPH06120521A JP H06120521 A JPH06120521 A JP H06120521A JP 4267006 A JP4267006 A JP 4267006A JP 26700692 A JP26700692 A JP 26700692A JP H06120521 A JPH06120521 A JP H06120521A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- electron supply
- channel
- supply layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 チャンネル層中の電子ガスを１次元化してチ
ャンネル層中の電子ガスの散乱を防止することにより、
ＦＥＴのような半導体装置の動作の高速化、低雑音化を
計る。 【構成】 半導体基板１１上にチャンネル層１２と電子
供給層１３とを順次エピタキシャル成長させると共に、
上記電子供給層上にソース電極１４、ドレイン電極１５
およびゲート電極１６を形成してなり、少なくとも上記
ゲート電極と電子供給層を上記チャンネル層中の電子ガ
スを１次元化するのに必要な構造としたことを特徴とし
ている。
ャンネル層中の電子ガスの散乱を防止することにより、
ＦＥＴのような半導体装置の動作の高速化、低雑音化を
計る。 【構成】 半導体基板１１上にチャンネル層１２と電子
供給層１３とを順次エピタキシャル成長させると共に、
上記電子供給層上にソース電極１４、ドレイン電極１５
およびゲート電極１６を形成してなり、少なくとも上記
ゲート電極と電子供給層を上記チャンネル層中の電子ガ
スを１次元化するのに必要な構造としたことを特徴とし
ている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に超高
速スイッチング素子として動作し、また超低雑音トラン
ジスタとして動作する電界効果トランジスタ（ＦＥＴ）
およびその製造方法に関するものである。
速スイッチング素子として動作し、また超低雑音トラン
ジスタとして動作する電界効果トランジスタ（ＦＥＴ）
およびその製造方法に関するものである。
【０００２】
【従来の技術】図１２は従来の２次元電子ＦＥＴの概略
的な構造を示す図である。同図で、半導体基板１上にＧ
ａＡｓやＩｎＧａＡｓ等からなるノンドープチャンネル
層２と、ＩｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等から
なるｎ型ドープ層の電子供給層３とが積層して形成され
ている。電子供給層３上にはソース電極４、ドレイン電
極５、およびゲート電極６が設けられている。
的な構造を示す図である。同図で、半導体基板１上にＧ
ａＡｓやＩｎＧａＡｓ等からなるノンドープチャンネル
層２と、ＩｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等から
なるｎ型ドープ層の電子供給層３とが積層して形成され
ている。電子供給層３上にはソース電極４、ドレイン電
極５、およびゲート電極６が設けられている。
【０００３】周知のように電子供給層３はチャンネル層
２よりも電子親和力の小さい材料で作られるため、この
ＦＥＴでは、電子供給層３にドープされたドナーにより
生成されたキャリアはノンドープチャンネル層２へ移動
し、該チャンネル層２中に量子力学的にｚ方向の自由度
が失われた２次元電子ガス層（２ＤＥＧ層）７が形成さ
れる。２次元電子ガス（２ＤＥＧ）は不純物がドープさ
れていないチャンネル層２中を移動するため、不純物散
乱が少なく、従って電子の移動度が大きく、このＦＥＴ
は高速動作が可能であるという特徴を有している。しか
し、図１２の従来のＦＥＴは、電子ガスがチャンネル層
２中をソースからドレインに向けて移動する際に、ｚ方
向への散乱は抑えられるが、点線で示すようにｙ方向あ
るいはｙ方向の成分を含む散乱を受けるため、高速化、
低雑音化を図る上で限界があった。
２よりも電子親和力の小さい材料で作られるため、この
ＦＥＴでは、電子供給層３にドープされたドナーにより
生成されたキャリアはノンドープチャンネル層２へ移動
し、該チャンネル層２中に量子力学的にｚ方向の自由度
が失われた２次元電子ガス層（２ＤＥＧ層）７が形成さ
れる。２次元電子ガス（２ＤＥＧ）は不純物がドープさ
れていないチャンネル層２中を移動するため、不純物散
乱が少なく、従って電子の移動度が大きく、このＦＥＴ
は高速動作が可能であるという特徴を有している。しか
し、図１２の従来のＦＥＴは、電子ガスがチャンネル層
２中をソースからドレインに向けて移動する際に、ｚ方
向への散乱は抑えられるが、点線で示すようにｙ方向あ
るいはｙ方向の成分を含む散乱を受けるため、高速化、
低雑音化を図る上で限界があった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、図１２に示す従来の半導体装置では電子ガスはｙ
方向の成分を含む散乱を受けるため、一層の高速化、低
雑音化が不可能であるという点である。本発明は、電子
ガスのｚ方向の自由度は勿論のこと、ｙ方向の自由度も
なくして、半導体装置の動作を一層高速化すると共に低
雑音化を計ることを目的としたものである。
点は、図１２に示す従来の半導体装置では電子ガスはｙ
方向の成分を含む散乱を受けるため、一層の高速化、低
雑音化が不可能であるという点である。本発明は、電子
ガスのｚ方向の自由度は勿論のこと、ｙ方向の自由度も
なくして、半導体装置の動作を一層高速化すると共に低
雑音化を計ることを目的としたものである。
【０００５】
【課題を解決するための手段】本願の第１の発明は、半
導体基板上にチャンネル層と電子供給層とを積層して形
成すると共に、上記電子供給層上の少なくともゲート電
極直下の電子供給層の表面にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
凹凸を形成し、この凹凸の表面上に設けられたゲート電
極に印加されるバイアス電圧に応じて上記ゲート電極直
下のチャンネル層中の電子ガスを１次元化したものであ
る。
導体基板上にチャンネル層と電子供給層とを積層して形
成すると共に、上記電子供給層上の少なくともゲート電
極直下の電子供給層の表面にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
凹凸を形成し、この凹凸の表面上に設けられたゲート電
極に印加されるバイアス電圧に応じて上記ゲート電極直
下のチャンネル層中の電子ガスを１次元化したものであ
る。
【０００６】本願の第２の発明は、半導体基板上にチャ
ンネル層と電子供給層とを積層して形成すると共に、上
記電子供給層上の表面全体にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
同一深さの凹凸を形成し、上記電子供給層の凹凸表面上
にソース電極、ドレイン電極およびゲート電極を設けて
なり、チャンネル層中の電子ガスをソース−ドレイン間
全体にわたって１次元化したものである。
ンネル層と電子供給層とを積層して形成すると共に、上
記電子供給層上の表面全体にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
同一深さの凹凸を形成し、上記電子供給層の凹凸表面上
にソース電極、ドレイン電極およびゲート電極を設けて
なり、チャンネル層中の電子ガスをソース−ドレイン間
全体にわたって１次元化したものである。
【０００７】本願の第３の発明は、半導体基板上の電子
供給層のゲート電極直下の領域の表面とそれ以外の領域
の表面とで異なる深さを有し、且つソース−ドレイン間
のチャンネルの方向と直交する方向に所定のピッチでく
り返す凹凸を設け、ソース−ゲート間、ゲート−ドレイ
ン間のチャンネル層中では電子ガスを常に１次元化し、
ゲート電極直下のチャンネル層中では、該ゲートに印加
されるバイアス電圧に応じて電子ガスを１次元化したも
のである。
供給層のゲート電極直下の領域の表面とそれ以外の領域
の表面とで異なる深さを有し、且つソース−ドレイン間
のチャンネルの方向と直交する方向に所定のピッチでく
り返す凹凸を設け、ソース−ゲート間、ゲート−ドレイ
ン間のチャンネル層中では電子ガスを常に１次元化し、
ゲート電極直下のチャンネル層中では、該ゲートに印加
されるバイアス電圧に応じて電子ガスを１次元化したも
のである。
【０００８】本願の第４の発明は、半導体基板上の電子
供給層のゲート電極直下の領域の表面にソース−ドレイ
ン間のチャンネルの方向と直交する方向に所定のピッチ
でくり返す第１の凹凸を形成し、それ以外の領域の表面
に上記チャンネルの方向と直交する方向に上記第１の凹
凸に対してくり返しの位相が１８０°シフトした第２の
凹凸を設けてなり、上記ソース−ゲート間、ゲート−ド
レイン間のチャンネル層中では電子ガスは常に１次元化
されており、上記ゲート電極に印加されるバイアス電圧
に応じて上記ゲート電極直下のチャンネル層中の電子ガ
スが１次元化されているときはソース−ドレイン間は遮
断状態になり、上記ゲート電極に印加されるバイアス電
圧に応じて上記ゲート電極直下のチャンネル層中の電子
ガスが２次元化されたときのみ上記ソース−ドレイン間
が導通状態になるものである。
供給層のゲート電極直下の領域の表面にソース−ドレイ
ン間のチャンネルの方向と直交する方向に所定のピッチ
でくり返す第１の凹凸を形成し、それ以外の領域の表面
に上記チャンネルの方向と直交する方向に上記第１の凹
凸に対してくり返しの位相が１８０°シフトした第２の
凹凸を設けてなり、上記ソース−ゲート間、ゲート−ド
レイン間のチャンネル層中では電子ガスは常に１次元化
されており、上記ゲート電極に印加されるバイアス電圧
に応じて上記ゲート電極直下のチャンネル層中の電子ガ
スが１次元化されているときはソース−ドレイン間は遮
断状態になり、上記ゲート電極に印加されるバイアス電
圧に応じて上記ゲート電極直下のチャンネル層中の電子
ガスが２次元化されたときのみ上記ソース−ドレイン間
が導通状態になるものである。
【０００９】本願の第５の発明は、半導体基板上にチャ
ンネル層と電子供給層とを順次積層して形成し、平坦な
表面をもった上記電子供給層上にソース−ドレイン間の
チャンネルの方向と直交する方向に一定間隔で形成され
た多数の脚部を有するエアーブリッジ構造のゲートを設
けてなり、ゲート電極に印加されるバイアス電圧に応じ
てゲート電極直下のチャンネル層中における電子ガスを
１次元化するようにしたものである。
ンネル層と電子供給層とを順次積層して形成し、平坦な
表面をもった上記電子供給層上にソース−ドレイン間の
チャンネルの方向と直交する方向に一定間隔で形成され
た多数の脚部を有するエアーブリッジ構造のゲートを設
けてなり、ゲート電極に印加されるバイアス電圧に応じ
てゲート電極直下のチャンネル層中における電子ガスを
１次元化するようにしたものである。
【００１０】本願の第６の発明は、半導体基板上にチャ
ンネル層またはチャンネル層と電子供給層の一部をエピ
タキシャル成長させる工程と、該エピタキシャル成長層
上にソース−ドレイン間のチャンネルの方向と直交する
方向に一定間隔で平行に複数の誘導体膜を形成する工程
と、該誘電体膜相互間に電子供給層をエピタキシャル成
長させる工程と、上記電子供給層上にソース電極、ドレ
イン電極およびゲート電極を形成する工程とを含む。
ンネル層またはチャンネル層と電子供給層の一部をエピ
タキシャル成長させる工程と、該エピタキシャル成長層
上にソース−ドレイン間のチャンネルの方向と直交する
方向に一定間隔で平行に複数の誘導体膜を形成する工程
と、該誘電体膜相互間に電子供給層をエピタキシャル成
長させる工程と、上記電子供給層上にソース電極、ドレ
イン電極およびゲート電極を形成する工程とを含む。
【００１１】本願の第７の発明は、半導体基板上にチャ
ンネル層およびノンドープ層を順次エピタキシャル成長
させる工程と、該エピタキシャル成長層中にソース−ド
レイン間のチャンネルの方向と直交する方向に所定のピ
ッチでイオン注入法あるいはイオンビームでドナーを注
入して、上記エピタキシャル成長層中に上記チャンネル
層中の電子ガスの１次元化に必要な細線状活性領域を形
成する工程とを含むことを特徴とする。
ンネル層およびノンドープ層を順次エピタキシャル成長
させる工程と、該エピタキシャル成長層中にソース−ド
レイン間のチャンネルの方向と直交する方向に所定のピ
ッチでイオン注入法あるいはイオンビームでドナーを注
入して、上記エピタキシャル成長層中に上記チャンネル
層中の電子ガスの１次元化に必要な細線状活性領域を形
成する工程とを含むことを特徴とする。
【００１２】本願の第８の発明は、半導体基板上にチャ
ンネル層と電子供給層とを順次積層して形成する工程
と、上記電子供給層上にソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチで開孔が形成さ
れた第１のレジストを形成する工程と、該第１のレジス
ト上に上記開孔ならびにその周辺部を露出させて第２の
レジストを形成する工程と、上記開孔内および露出した
第１のレジスト上に金属を蒸着する工程と、上記各レジ
ストをリフトオフして上記電子供給層上に一定間隔で形
成された多数の脚部を有するエアーブリッジ構造のゲー
トを形成する工程とを含むことを特徴とする。
ンネル層と電子供給層とを順次積層して形成する工程
と、上記電子供給層上にソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチで開孔が形成さ
れた第１のレジストを形成する工程と、該第１のレジス
ト上に上記開孔ならびにその周辺部を露出させて第２の
レジストを形成する工程と、上記開孔内および露出した
第１のレジスト上に金属を蒸着する工程と、上記各レジ
ストをリフトオフして上記電子供給層上に一定間隔で形
成された多数の脚部を有するエアーブリッジ構造のゲー
トを形成する工程とを含むことを特徴とする。
【００１３】
【作用】本願の第１〜第５の発明に係る半導体装置はい
ずれもチャンネル層中の電子ガスが１次元化されるか
ら、半導体装置の動作が一層高速化し、また電子ガスの
散乱に基因する雑音が低下する。また、第６〜第８の発
明によればチャンネル層中の電子ガスを１次元化するの
に有効な構造の半導体装置を簡単に製造することができ
る。
ずれもチャンネル層中の電子ガスが１次元化されるか
ら、半導体装置の動作が一層高速化し、また電子ガスの
散乱に基因する雑音が低下する。また、第６〜第８の発
明によればチャンネル層中の電子ガスを１次元化するの
に有効な構造の半導体装置を簡単に製造することができ
る。
【００１４】
【実施例】図１は本発明の半導体装置の第１の実施例の
斜視図で、例えばＧａＡｓあるいはＩｎＰからなる半導
体基板１１上にＧａＡｓやＩｎＧａＡｓ等からなるノン
ドープチャンネル層１２と、ＩｎＡｌＡｓ、ＡｌＧａＡ
ｓ、ＧａＡｓ等からなるｎ型ドープ層の電子供給層１３
とが例えばエピタキシャル成長法により形成されてい
る。電子供給層１３上にはソース電極１４、ドレイン電
極１５がそれぞれ設けられている。本発明の半導体装置
の第１の実施例では、電子供給層１３の表面のゲート電
極が設けられる部分にはソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチでくり返す凹凸
が形成されており、この凹凸が形成された表面にゲート
電極１６が設けられている。
斜視図で、例えばＧａＡｓあるいはＩｎＰからなる半導
体基板１１上にＧａＡｓやＩｎＧａＡｓ等からなるノン
ドープチャンネル層１２と、ＩｎＡｌＡｓ、ＡｌＧａＡ
ｓ、ＧａＡｓ等からなるｎ型ドープ層の電子供給層１３
とが例えばエピタキシャル成長法により形成されてい
る。電子供給層１３上にはソース電極１４、ドレイン電
極１５がそれぞれ設けられている。本発明の半導体装置
の第１の実施例では、電子供給層１３の表面のゲート電
極が設けられる部分にはソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチでくり返す凹凸
が形成されており、この凹凸が形成された表面にゲート
電極１６が設けられている。
【００１５】図２は本発明の半導体装置の第２の実施例
の斜視図で、図１に示す第１の実施例と同様にＧａＡ
ｓ、ＩｎＰ等からなる半導体基板１１上にＧａＡｓやＩ
ｎＧａＡｓ等からなるノンドープチャンネル層２２とＩ
ｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等からなるｎ型ド
ープ層の電子供給層２３とが例えばエピタキシャル成長
法により形成されている。この第２の実施例では、電子
供給層２３の表面全体にチャンネルの方向と直交する方
向に所定のピッチでくり返す凹凸が形成されており、こ
の凹凸が形成された表面にソース電極２４、ドレイン電
極２５、ゲート電極２６が設けられている。
の斜視図で、図１に示す第１の実施例と同様にＧａＡ
ｓ、ＩｎＰ等からなる半導体基板１１上にＧａＡｓやＩ
ｎＧａＡｓ等からなるノンドープチャンネル層２２とＩ
ｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等からなるｎ型ド
ープ層の電子供給層２３とが例えばエピタキシャル成長
法により形成されている。この第２の実施例では、電子
供給層２３の表面全体にチャンネルの方向と直交する方
向に所定のピッチでくり返す凹凸が形成されており、こ
の凹凸が形成された表面にソース電極２４、ドレイン電
極２５、ゲート電極２６が設けられている。
【００１６】図３、図４は図１、図２の各実施例におけ
るゲート電極の位置における断面図である。図３
（ａ）、（ｂ）で、３１は半導体基板、３２はノンドー
プチャンネル層、３３は電子供給層、３６はゲート電極
である。図３では電子供給層３３は充分な厚みがあり、
ゲート電極３６に印加されるゲートバイアス電圧Ｖg が
浅い間は図３（ａ）に示すようにチャンネル層３２中の
電子ガス３７は２次元的で、チャンネル方向ｘの他にチ
ャンネルと直交するｙ方向にも移動可能で、チャンネル
層中の電子ガスは２次元的である。ゲートバイアス電圧
Ｖg がある大きさ以上に深くなると、図３（ｂ）に示す
ようにゲート電極３６の凹部の直下では、電子ガスはｙ
方向にも閉じ込められ、電子ガスは３８で示すように１
次元化されて、電子細線状になる。
るゲート電極の位置における断面図である。図３
（ａ）、（ｂ）で、３１は半導体基板、３２はノンドー
プチャンネル層、３３は電子供給層、３６はゲート電極
である。図３では電子供給層３３は充分な厚みがあり、
ゲート電極３６に印加されるゲートバイアス電圧Ｖg が
浅い間は図３（ａ）に示すようにチャンネル層３２中の
電子ガス３７は２次元的で、チャンネル方向ｘの他にチ
ャンネルと直交するｙ方向にも移動可能で、チャンネル
層中の電子ガスは２次元的である。ゲートバイアス電圧
Ｖg がある大きさ以上に深くなると、図３（ｂ）に示す
ようにゲート電極３６の凹部の直下では、電子ガスはｙ
方向にも閉じ込められ、電子ガスは３８で示すように１
次元化されて、電子細線状になる。
【００１７】図４はゲート電極の凹部直下の電子供給層
が非常に薄いか存在しない場合の例で、４１は半導体基
板、４２はノンドープチャンネル層、４３はゲート電極
４６の凹部で分断されて細線化された電子供給層を示
す。この構造では、チャンネル層４２中の電子ガス４７
は常に１次元化されている。
が非常に薄いか存在しない場合の例で、４１は半導体基
板、４２はノンドープチャンネル層、４３はゲート電極
４６の凹部で分断されて細線化された電子供給層を示
す。この構造では、チャンネル層４２中の電子ガス４７
は常に１次元化されている。
【００１８】図１の実施例では、ゲート電極１６の直下
の電子供給層１３の構造は図３に示す通りで、前述のよ
うにゲートバイアス電圧Ｖg がある大きさ以下のときは
チャンネル層１２中の電子ガスは図３（ａ）に示すよう
に２ＤＥＧであるが、ゲートバイアス電圧Ｖg がある大
きさを越えると、チャンネル層１２中の電子ガスは図３
（ｂ）に示すようにｚ方向のみならずチャンネル方向ｘ
に直交するｙ方向にも閉じ込められ、チャンネル層１２
中の電子ガスは１次元電子細線化され、半導体装置の高
速動作、低雑音化が達成される。なお、図１の半導体装
置が図３（ａ）のように２ＤＥＧで動作するときは通常
のＦＥＴと同じで、比較的大きな電流を取扱うことがで
きる。
の電子供給層１３の構造は図３に示す通りで、前述のよ
うにゲートバイアス電圧Ｖg がある大きさ以下のときは
チャンネル層１２中の電子ガスは図３（ａ）に示すよう
に２ＤＥＧであるが、ゲートバイアス電圧Ｖg がある大
きさを越えると、チャンネル層１２中の電子ガスは図３
（ｂ）に示すようにｚ方向のみならずチャンネル方向ｘ
に直交するｙ方向にも閉じ込められ、チャンネル層１２
中の電子ガスは１次元電子細線化され、半導体装置の高
速動作、低雑音化が達成される。なお、図１の半導体装
置が図３（ａ）のように２ＤＥＧで動作するときは通常
のＦＥＴと同じで、比較的大きな電流を取扱うことがで
きる。
【００１９】図２の実施例では半導体基板上の電子供給
層２３の表面全体に凹凸が形成されているが、ゲート電
極２６の直下の電子供給層２３の厚みと、ソース電極２
４およびドレイン電極２５の直下の電子供給層２３の厚
みにより次の３つの変形例がある。第１の変形例は、電
子供給層２３の表面の凹凸が全面にわたって図３の場合
で、この場合は図１の実施例と同様にゲート電極２６に
印加されるバイアス電圧Ｖg がある大きさ以下のとき
は、チャンネル層１２中の電子ガスは図３（ａ）に示す
ように２ＤＥＧであるが、ある大きさ以上になると電子
はｙ方向にも閉じ込められて、チャンネル層１２中の電
子ガスは図３（ｂ）に示すように１次元化され、高速
化、低雑音化が達成される。この例では、電子供給層２
６の表面のゲート電極２６が形成される部分だけに選択
的に凹凸を形成するのではなく、電子供給層２３の表面
全体に一様な形の凹凸を形成するから、図１のＦＥＴに
比して製造が容易である。
層２３の表面全体に凹凸が形成されているが、ゲート電
極２６の直下の電子供給層２３の厚みと、ソース電極２
４およびドレイン電極２５の直下の電子供給層２３の厚
みにより次の３つの変形例がある。第１の変形例は、電
子供給層２３の表面の凹凸が全面にわたって図３の場合
で、この場合は図１の実施例と同様にゲート電極２６に
印加されるバイアス電圧Ｖg がある大きさ以下のとき
は、チャンネル層１２中の電子ガスは図３（ａ）に示す
ように２ＤＥＧであるが、ある大きさ以上になると電子
はｙ方向にも閉じ込められて、チャンネル層１２中の電
子ガスは図３（ｂ）に示すように１次元化され、高速
化、低雑音化が達成される。この例では、電子供給層２
６の表面のゲート電極２６が形成される部分だけに選択
的に凹凸を形成するのではなく、電子供給層２３の表面
全体に一様な形の凹凸を形成するから、図１のＦＥＴに
比して製造が容易である。
【００２０】図２の実施例の第２の変形例は、電子供給
層２３の表面の凹凸が全面にわたって図４の場合で、こ
の場合は、ゲート電極２６の直下のチャンネル層中だけ
でなく、ソース−ゲート間、ゲート−ソース間も１ＤＥ
Ｇ化されているから、一層の高速化、低雑音化が得ら
れ、さらにソース、ドレインの各寄生抵抗Ｒs 、Ｒd が
小さくなり、このことも高速化、低雑音化に寄与する。
層２３の表面の凹凸が全面にわたって図４の場合で、こ
の場合は、ゲート電極２６の直下のチャンネル層中だけ
でなく、ソース−ゲート間、ゲート−ソース間も１ＤＥ
Ｇ化されているから、一層の高速化、低雑音化が得ら
れ、さらにソース、ドレインの各寄生抵抗Ｒs 、Ｒd が
小さくなり、このことも高速化、低雑音化に寄与する。
【００２１】図２の実施例の第３の変形例は、ゲート電
極２６が形成される部分の電子供給層２３の表面の凹凸
が図３で、それ以外の部分の凹凸が図４の場合である。
この場合は、前述の第１の変形例と同様にゲート電極２
６に印加されるバイアス電圧Ｖg によってチャンネル領
域の電子ガスを１次元化することができ、しかもソース
−ゲート間、ゲート−ドレイン間は構造的に常に１次元
化されているから、寄生抵抗Ｒs 、Ｒd が減少し、先の
各例と同様に動作の高速化、低雑音化が達成される。
極２６が形成される部分の電子供給層２３の表面の凹凸
が図３で、それ以外の部分の凹凸が図４の場合である。
この場合は、前述の第１の変形例と同様にゲート電極２
６に印加されるバイアス電圧Ｖg によってチャンネル領
域の電子ガスを１次元化することができ、しかもソース
−ゲート間、ゲート−ドレイン間は構造的に常に１次元
化されているから、寄生抵抗Ｒs 、Ｒd が減少し、先の
各例と同様に動作の高速化、低雑音化が達成される。
【００２２】図５は本発明の半導体装置の第３の実施例
の斜視図である。第３の実施例は半導体基板上の電子供
給層の表面に凹凸を形成するのではなく、ゲート電極と
して、所定の間隔で半導体基板上の電子供給層の表面に
接触する多数の脚を有するエアーブリッジ構造のものを
使用したものである。図５で、５１は半導体基板、５２
はチャンネル層、５３は電子供給層である。電子供給層
５３の表面にはソース電極５４、ドレイン電極５５、お
よびゲート電極５６が設けられている。ゲート電極５６
は図に示すように一定間隔で脚５７が設けられたエアー
ブリッジ構造に構成されており、ゲート電圧Ｖg は電子
供給層５３の表面と直接接触した脚５７の部分において
のみ該電子供給層にかかる。
の斜視図である。第３の実施例は半導体基板上の電子供
給層の表面に凹凸を形成するのではなく、ゲート電極と
して、所定の間隔で半導体基板上の電子供給層の表面に
接触する多数の脚を有するエアーブリッジ構造のものを
使用したものである。図５で、５１は半導体基板、５２
はチャンネル層、５３は電子供給層である。電子供給層
５３の表面にはソース電極５４、ドレイン電極５５、お
よびゲート電極５６が設けられている。ゲート電極５６
は図に示すように一定間隔で脚５７が設けられたエアー
ブリッジ構造に構成されており、ゲート電圧Ｖg は電子
供給層５３の表面と直接接触した脚５７の部分において
のみ該電子供給層にかかる。
【００２３】ゲート電極５６に印加されるゲート電圧Ｖ
g がある大きさ以下のときはチャンネル層５２中の電子
ガスは図３（ａ）に示すように２ＤＥＧの状態にある
が、ゲート電圧Ｖg がある大きさを越えると、電子ガス
はゲート電極の脚と脚との間の直下の部分に閉じ込めら
れて、図３（ｂ）に示すように１次元化される。図５の
ＦＥＴの作用、効果は図１のＦＥＴのそれと実質的に同
じである。
g がある大きさ以下のときはチャンネル層５２中の電子
ガスは図３（ａ）に示すように２ＤＥＧの状態にある
が、ゲート電圧Ｖg がある大きさを越えると、電子ガス
はゲート電極の脚と脚との間の直下の部分に閉じ込めら
れて、図３（ｂ）に示すように１次元化される。図５の
ＦＥＴの作用、効果は図１のＦＥＴのそれと実質的に同
じである。
【００２４】以上の各実施例の動作を平面図の形で模型
的に説明すると次のようになる。図６は図１の実施例、
図２の実施例の第１の変形例に係る半導体装置および図
５の半導体装置の動作を示す図で、ソース電極、ドレイ
ン電極、ゲート電極をそれぞれ代表的に１４、１５、１
６で表わす。図６から明らかなように、これらのＦＥＴ
では、ゲート電極直下のチャンネル層中の電子ガスが１
次元化され、１ＤＥＧとなっている。
的に説明すると次のようになる。図６は図１の実施例、
図２の実施例の第１の変形例に係る半導体装置および図
５の半導体装置の動作を示す図で、ソース電極、ドレイ
ン電極、ゲート電極をそれぞれ代表的に１４、１５、１
６で表わす。図６から明らかなように、これらのＦＥＴ
では、ゲート電極直下のチャンネル層中の電子ガスが１
次元化され、１ＤＥＧとなっている。
【００２５】図７は図２の実施例の第２の変形例、第３
の変形例の各半導体装置の動作を示し、ゲート電極２６
の直下だけではなく、ソース電極２４からドレイン電極
２５までの全チャンネル層中の電子ガスが１次元化され
て１ＤＥＧになっている。図８は図２の実施例の第２の
変形例、第３の変形例において、ゲート電極２６の直下
のチャンネル層中の１ＤＥＧの周期とそれ以外の部分の
１ＤＥＧの周期を１８０°シフトさせたもので、この例
では、ゲート電極２６に印加されるバイアス電圧Ｖg を
深くして、ゲート電極直下のチャンネル層中の電子ガス
を図示のように１次元化したときはソース−ドレイン間
に電流が流れず、バイアス電圧Ｖg を浅くしてゲート電
極直下のチャンネル層中の電子ガスを２次元化したとき
のみソース−ドレイン間に電流が流れ、高速スイッチン
グ素子として動作する。
の変形例の各半導体装置の動作を示し、ゲート電極２６
の直下だけではなく、ソース電極２４からドレイン電極
２５までの全チャンネル層中の電子ガスが１次元化され
て１ＤＥＧになっている。図８は図２の実施例の第２の
変形例、第３の変形例において、ゲート電極２６の直下
のチャンネル層中の１ＤＥＧの周期とそれ以外の部分の
１ＤＥＧの周期を１８０°シフトさせたもので、この例
では、ゲート電極２６に印加されるバイアス電圧Ｖg を
深くして、ゲート電極直下のチャンネル層中の電子ガス
を図示のように１次元化したときはソース−ドレイン間
に電流が流れず、バイアス電圧Ｖg を浅くしてゲート電
極直下のチャンネル層中の電子ガスを２次元化したとき
のみソース−ドレイン間に電流が流れ、高速スイッチン
グ素子として動作する。
【００２６】図９は図５に示す本発明の半導体装置の第
３の実施例におけるゲート電極５６を製造する方法の一
例を示す図である。図９（ａ）に示すように、半導体基
板５１上にチャンネル層５２と電子供給層５３とを順次
エピタキシャル成長させ、上記電子供給層５３上でソー
ス電極５４とドレイン電極５５との間にゲート電極を形
成するための下層レジスト５８と上層レジスト５９とを
写真製版法を用いて形成する。下層レジスト５８は、例
えばＰＭＧＩのようなレジストをＥＢ露光（電子ビーム
露光）して形成され、上層レジスト５９は、例えばノボ
ラック系レジストを光学露光して形成される。その他
に、下層レジスト５８、上層レジスタ５９を感度の異な
るＰＭＭＡのようなＥＢレジストを使用して形成しても
よい。いずれの場合も下層レジスト５８の形成時のＥＢ
描画パターンを、図示のように細線形状の凹み６０が形
成されるように設定する。凹み６０は図５におけるゲー
ト電極５６の脚５７を形成するためのものである。
３の実施例におけるゲート電極５６を製造する方法の一
例を示す図である。図９（ａ）に示すように、半導体基
板５１上にチャンネル層５２と電子供給層５３とを順次
エピタキシャル成長させ、上記電子供給層５３上でソー
ス電極５４とドレイン電極５５との間にゲート電極を形
成するための下層レジスト５８と上層レジスト５９とを
写真製版法を用いて形成する。下層レジスト５８は、例
えばＰＭＧＩのようなレジストをＥＢ露光（電子ビーム
露光）して形成され、上層レジスト５９は、例えばノボ
ラック系レジストを光学露光して形成される。その他
に、下層レジスト５８、上層レジスタ５９を感度の異な
るＰＭＭＡのようなＥＢレジストを使用して形成しても
よい。いずれの場合も下層レジスト５８の形成時のＥＢ
描画パターンを、図示のように細線形状の凹み６０が形
成されるように設定する。凹み６０は図５におけるゲー
ト電極５６の脚５７を形成するためのものである。
【００２７】次に図９（ｂ）に示すように、上層レジス
ト５９相互間の下層レジスト５８上に金属９１を蒸着す
る。金属９１の蒸着時に実際には上層レジスタ５９上に
も金属が蒸着されるが、本発明とは関係がないので図示
されていない。金属９１の蒸着後、レジスト５８、５９
をリフトオフすると、図５に示すような一定間隔で脚５
７が設けられたエアーブリッジ構造のゲート電極５６が
形成される。このゲート電極５６の形成方法では、下層
レジスト５８の凹み６０を集束された電子ビームで露光
して形成するので、電子ビームを集束することにより簡
単に微細な細線形状の凹み６０を形成することができ、
従って、微細な細線形状のゲート電極の脚５７を作るこ
とができる。
ト５９相互間の下層レジスト５８上に金属９１を蒸着す
る。金属９１の蒸着時に実際には上層レジスタ５９上に
も金属が蒸着されるが、本発明とは関係がないので図示
されていない。金属９１の蒸着後、レジスト５８、５９
をリフトオフすると、図５に示すような一定間隔で脚５
７が設けられたエアーブリッジ構造のゲート電極５６が
形成される。このゲート電極５６の形成方法では、下層
レジスト５８の凹み６０を集束された電子ビームで露光
して形成するので、電子ビームを集束することにより簡
単に微細な細線形状の凹み６０を形成することができ、
従って、微細な細線形状のゲート電極の脚５７を作るこ
とができる。
【００２８】図１０はチャンネル層のゲート電極が形成
される部分あるいはチャンネル層全体に電子ガスの１次
元化用の細線を製造する方法を説明する図である。図１
０（ａ）に示すように、半導体基板６１上にチャンネル
層６２をエピタキシャル成長させた後、誘電体薄膜６３
を１次元化に必要な細線構造が得られるピッチで選択的
に形成する。次に、図１０（ｂ）に示すように、誘電体
薄膜６３相互間に電子供給層６４を選択的にエピタキシ
ャル成長させ、その上に、図１０（ｃ）に示すようにゲ
ート電極６５を形成する。この構造によれば、電子供給
層６４が誘電体層６３により細線状に分離されるから図
４の実施例と同じように動作し、電子供給層６４からチ
ャンネル層６２に供給された電子ガスは図示６６のよう
に１次元化される。この例では、表面が凹凸状ではなく
平坦になるため、その後ゲート電極６５等の各電極の形
成が簡単になるという利点がある。
される部分あるいはチャンネル層全体に電子ガスの１次
元化用の細線を製造する方法を説明する図である。図１
０（ａ）に示すように、半導体基板６１上にチャンネル
層６２をエピタキシャル成長させた後、誘電体薄膜６３
を１次元化に必要な細線構造が得られるピッチで選択的
に形成する。次に、図１０（ｂ）に示すように、誘電体
薄膜６３相互間に電子供給層６４を選択的にエピタキシ
ャル成長させ、その上に、図１０（ｃ）に示すようにゲ
ート電極６５を形成する。この構造によれば、電子供給
層６４が誘電体層６３により細線状に分離されるから図
４の実施例と同じように動作し、電子供給層６４からチ
ャンネル層６２に供給された電子ガスは図示６６のよう
に１次元化される。この例では、表面が凹凸状ではなく
平坦になるため、その後ゲート電極６５等の各電極の形
成が簡単になるという利点がある。
【００２９】図１０の実施例で、半導体基板６１上にチ
ャンネル層６２をエピタキシャル成長させ、引続き電子
供給層の一部をエピタキシャル成長させた後、誘電体層
６３を形成し、その後電子供給層の残りの部分を全体が
平坦になるまでエピタキシャル成長させてもよい。この
例では図３の実施例と同じように動作する。この場合も
表面が平坦になるから、その後の各電極の形成が簡単に
なるという利点がある。
ャンネル層６２をエピタキシャル成長させ、引続き電子
供給層の一部をエピタキシャル成長させた後、誘電体層
６３を形成し、その後電子供給層の残りの部分を全体が
平坦になるまでエピタキシャル成長させてもよい。この
例では図３の実施例と同じように動作する。この場合も
表面が平坦になるから、その後の各電極の形成が簡単に
なるという利点がある。
【００３０】図１１はチャンネル層を細線化するための
他の方法を示す図で、（ａ）に示すように、半導体基板
７１上にチャンネル層７２およびノンドープ層７３を形
成する。そしてＳｉ等のドナーをノンドープ層７３中に
選択的に注入してチャンネル層７２の細線化に必要な活
性域７４を形成する。次に、同図（ｂ）に示すように、
ゲート電極７５を形成する。この実施例では、この活性
域７４が電子供給層として作用し、電子ガスは該電子供
給層直下のチャンネル層７２中に閉じ込められて１ＤＥ
Ｇ７６が生成される。この方法においても電子供給層の
表面は平坦になるから、各電極の形成が容易になる。
他の方法を示す図で、（ａ）に示すように、半導体基板
７１上にチャンネル層７２およびノンドープ層７３を形
成する。そしてＳｉ等のドナーをノンドープ層７３中に
選択的に注入してチャンネル層７２の細線化に必要な活
性域７４を形成する。次に、同図（ｂ）に示すように、
ゲート電極７５を形成する。この実施例では、この活性
域７４が電子供給層として作用し、電子ガスは該電子供
給層直下のチャンネル層７２中に閉じ込められて１ＤＥ
Ｇ７６が生成される。この方法においても電子供給層の
表面は平坦になるから、各電極の形成が容易になる。
【００３１】
【発明の効果】以上説明したように、本願発明の半導体
装置では、チャンネル層中の電子ガスがｚ方向のみなら
ずｙ方向にも閉じ込められて１次元化されるから、電子
ガスがチャンネルの方向ｘと直交するｙ方向に散乱を受
けるのが防止され、従来の半導体装置に比して一層の高
速動作が可能になり、また電子ガスのｙ方向への散乱が
防止されることにより、雑音も極めて小さくなるという
効果が得られる。よって、本発明の半導体装置は、超高
速、低雑音動作が可能な信号処理回路、スイッチング素
子として最適である。
装置では、チャンネル層中の電子ガスがｚ方向のみなら
ずｙ方向にも閉じ込められて１次元化されるから、電子
ガスがチャンネルの方向ｘと直交するｙ方向に散乱を受
けるのが防止され、従来の半導体装置に比して一層の高
速動作が可能になり、また電子ガスのｙ方向への散乱が
防止されることにより、雑音も極めて小さくなるという
効果が得られる。よって、本発明の半導体装置は、超高
速、低雑音動作が可能な信号処理回路、スイッチング素
子として最適である。
【００３２】本発明の半導体装置の製造方法では、図
９、図１０、図１１のいずれの方法においてもチャンネ
ル層は半導体基板の平坦な表面上にエピタキシャル成長
されるから、結晶性がよく、電子の移動度が大きいとい
う効果が得られる。また、図９の方法における下層レジ
スト５８は電子ビームによるパターニング処理により、
チャンネル層中の電子ガスの１次元化に必要な構造のゲ
ート電極を簡単に作ることができ、図１０の方法では誘
電体薄膜を形成するのに必要なマスクの形成、その後の
工程における誘電体薄膜、電子供給層６４の形成がいず
れも平面上で行われるから、電子ガスの微細な細線化に
必要な上記電子供給層６４を簡単にしかも正確に形成す
ることができるという効果が得られる。さらに図１１の
方法では、イオンビームを集束することにより予め形成
されたノンドープ層７３中に極めて簡単に細線化された
電子供給層７４を形成することができるという効果が得
られる。
９、図１０、図１１のいずれの方法においてもチャンネ
ル層は半導体基板の平坦な表面上にエピタキシャル成長
されるから、結晶性がよく、電子の移動度が大きいとい
う効果が得られる。また、図９の方法における下層レジ
スト５８は電子ビームによるパターニング処理により、
チャンネル層中の電子ガスの１次元化に必要な構造のゲ
ート電極を簡単に作ることができ、図１０の方法では誘
電体薄膜を形成するのに必要なマスクの形成、その後の
工程における誘電体薄膜、電子供給層６４の形成がいず
れも平面上で行われるから、電子ガスの微細な細線化に
必要な上記電子供給層６４を簡単にしかも正確に形成す
ることができるという効果が得られる。さらに図１１の
方法では、イオンビームを集束することにより予め形成
されたノンドープ層７３中に極めて簡単に細線化された
電子供給層７４を形成することができるという効果が得
られる。
【図１】本発明の半導体装置の第１の実施例の斜視図で
ある。
ある。
【図２】本発明の半導体装置の第２の実施例の斜視図で
ある。
ある。
【図３】本発明の半導体装置の第１の実施例の第１の構
成例の動作を説明するためのゲート電極の位置における
断面図で、（ａ）はゲートバイアス電圧Ｖg がある大き
さ以下のときの電子ガスの状態（２ＤＥＧ）を示し、
（ｂ）はゲートバイアス電圧Ｖg がある大きさ以上のと
きの電子ガスの状態（１ＤＥＧ）を示す図である。
成例の動作を説明するためのゲート電極の位置における
断面図で、（ａ）はゲートバイアス電圧Ｖg がある大き
さ以下のときの電子ガスの状態（２ＤＥＧ）を示し、
（ｂ）はゲートバイアス電圧Ｖg がある大きさ以上のと
きの電子ガスの状態（１ＤＥＧ）を示す図である。
【図４】本発明の半導体装置の第２の実施例の第２の構
成例の動作を説明するためのゲート電極の位置における
断面図である。
成例の動作を説明するためのゲート電極の位置における
断面図である。
【図５】本発明の半導体装置の第３の実施例の斜視図で
ある。
ある。
【図６】本発明の半導体装置における電子ガスの１次元
化用の細線構造の第１の例を模型的に示した平面図であ
る。
化用の細線構造の第１の例を模型的に示した平面図であ
る。
【図７】本発明の半導体装置における電子ガスの１次元
化用の細線構造の第２の例を模型的に示した平面図であ
る。
化用の細線構造の第２の例を模型的に示した平面図であ
る。
【図８】本発明の半導体装置における電子ガスの１次元
化用の細線構造の第３の例を模型的に示した平面図であ
る。
化用の細線構造の第３の例を模型的に示した平面図であ
る。
【図９】図５に示す本発明の半導体装置の第３の実施例
の製造方法を説明するための斜視図で、（ａ）は電子供
給層上に所定のパターンのレジストを形成したときの状
態を示し、（ｂ）はレジスト上にゲート電極用の金属を
蒸着したときの状態を示す図である。
の製造方法を説明するための斜視図で、（ａ）は電子供
給層上に所定のパターンのレジストを形成したときの状
態を示し、（ｂ）はレジスト上にゲート電極用の金属を
蒸着したときの状態を示す図である。
【図１０】本発明の半導体装置の電子ガスの１次元化用
の細線構造を製造する方法の第１の実施例を示す図で、
（ａ）はチャンネル層上に誘電体層を形成したときの断
面構造を示し、（ｂ）は上記誘電体層の存在によって細
線化された電子供給層を形成したときの断面構造を示
し、（ｃ）はその上にさらにゲート電極を形成したとき
の断面構造を示す図である。
の細線構造を製造する方法の第１の実施例を示す図で、
（ａ）はチャンネル層上に誘電体層を形成したときの断
面構造を示し、（ｂ）は上記誘電体層の存在によって細
線化された電子供給層を形成したときの断面構造を示
し、（ｃ）はその上にさらにゲート電極を形成したとき
の断面構造を示す図である。
【図１１】本発明の半導体装置の電子ガスの１次元化用
の細線構造を製造する方法の第２の実施例を示す図で、
（ａ）はノンドープ層７３中にドナーを選択的に注入し
て活性域を形成したときの断面構造を示す図、（ｂ）は
その上にさらにゲート電極を形成したときの断面構造を
示す図である。
の細線構造を製造する方法の第２の実施例を示す図で、
（ａ）はノンドープ層７３中にドナーを選択的に注入し
て活性域を形成したときの断面構造を示す図、（ｂ）は
その上にさらにゲート電極を形成したときの断面構造を
示す図である。
【図１２】電子ガスが２ＤＥＧ化された従来の半導体装
置の一例を示す斜視図である。
置の一例を示す斜視図である。
１１ 半導体基板 １２ チャンネル層 １３ 電子供給層 １４ ソース電極 １５ ドレイン電極 １６ ゲート電極 ２１ 半導体基板 ２２ チャンネル層 ２３ 電子供給層 ２４ ソース電極 ２５ ドレイン電極 ２６ ゲート電極 ３１ 半導体基板 ３２ チャンネル層 ３３ 電子供給層 ３６ ゲート電極 ３７ 電子ガス ３８ １次元化された電子ガス ４１ 半導体基板 ４２ チャンネル層 ４３ 電子供給層 ４６ ゲート電極 ４７ １次元化された電子ガス ５１ 半導体基板 ５２ チャンネル層 ５３ 電子供給層 ５４ ソース電極 ５５ ドレイン電極 ５６ ゲート電極 ５７ 脚 ５８ 下層レジスト ５９ 上層レジスト ６０ 凹み ６１ 半導体基板 ６２ チャンネル層 ６３ 誘電体層 ６４ 細線化された電子供給層 ６５ ゲート電極 ６６ １次元化された電子ガス ７１ 半導体基板 ７２ チャンネル層 ７３ ノンドープ層 ７４ 活性域 ７５ １ＤＥＧ ９１ ゲート電極用金属
Claims (9)
- 【請求項１】 半導体基板上にチャンネル層と電子供給
層とを積層して形成すると共に、上記電子供給層上にソ
ース電極、ドレイン電極およびゲート電極を設け、少な
くともゲート電極直下の電子供給層の表面にソース−ド
レイン間のチャンネルの方向と直交する方向に所定のピ
ッチでくり返す凹凸を形成し、上記ゲート電極に印加さ
れるバイアス電圧に応じて上記ゲート電極直下のチャン
ネル層中の電子ガスを１次元化することを特徴とする半
導体装置。 - 【請求項２】 半導体基板上にチャンネル層と電子供給
層とを積層して形成すると共に、上記電子供給層上にソ
ース電極、ドレイン電極およびゲート電極を設け、上記
電子供給層の表面全体にソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチでくり返す同一
深さの凹凸を形成し、上記チャンネル層中の電子ガスを
ソース−ドレイン間全体にわたって１次元化したことを
特徴とする半導体装置。 - 【請求項３】 半導体基板上にチャンネル層と電子供給
層とを積層して形成すると共に、上記電子供給層上にソ
ース電極、ドレイン電極およびゲート電極を設け、上記
電子供給層のゲート電極直下の領域とそれ以外の領域の
表面とで異なる深さを有し、且つソース−ドレイン間の
チャンネルの方向と直交する方向に所定のピッチでくり
返す凹凸を形成し、ソース−ゲート間、ゲート−ドレイ
ン間のチャンネル層中では電子ガスを常に１次元化し、
ゲート直下のチャンネル層中では、該ゲート電極に印加
されるバイアス電圧に応じて電子ガスを１次元化するこ
とを特徴とする半導体装置。 - 【請求項４】 半導体基板上にチャンネル層と電子供給
層とを積層して形成すると共に、上記電子供給層上にソ
ース電極、ドレイン電極およびゲート電極を設け、上記
ゲート電極直下の電子供給層の表面にソース−ドレイン
間のチャンネルの方向と直交する方向に所定のピッチで
くり返す第１の凹凸を形成し、上記電子供給層の上記ゲ
ート電極直下以外の表面に上記第１の凹凸に対してくり
返しの位相が１８０°シフトした第２の凹凸を形成し、
上記ソース−ゲート間、ゲート−ドレイン間のチャンネ
ル層中では電子ガスは常に１次元化されており、上記ゲ
ート電極に印加されるバイアス電圧に応じて上記ゲート
電極直下のチャンネル層中の電子ガスが１次元化されて
いるときはソース−ドレイン間は遮断状態になり、上記
ゲート電極に印加されるバイアス電圧に応じて上記ゲー
ト電極直下のチャンネル層中の電子ガスが２次元化され
たときのみ上記ソース−ドレイン間は導通状態になるこ
とを特徴とする半導体装置。 - 【請求項５】 半導体基板上にチャンネル層と電子供給
層とを積層して形成すると共に、上記電子供給層上にソ
ース電極、ドレイン電極およびゲート電極を設け、上記
ゲート電極は、ソース−ドレイン間のチャンネルの方向
と直交する方向に上記電子供給層の表面に接触する所定
のピッチで設けられた多数の脚部を有するエアーブリッ
ジ構造を有し、上記ゲート電極に印加されるバイアス電
圧に応じて上記ゲート電極直下のチャンネル層中におけ
る電子ガスを１次元化することを特徴とする半導体装
置。 - 【請求項６】 半導体基板上にチャンネル層をエピタキ
シャル成長させる工程と、該エピタキシャル成長層上に
ソース−ドレイン間のチャンネルの方向と直交する方向
に一定間隔で平行に複数の誘電体膜を形成する工程と、
該誘電体膜相互間に電子供給層をエピタキシャル成長さ
せる工程と、上記電子供給層上にソース電極、ドレイン
電極およびゲート電極を形成する工程とからなる半導体
装置の製造方法。 - 【請求項７】 半導体基板上にチャンネル層と電子供給
層の一部を順次エピタキシャル成長させる工程と、上記
電子供給層上にソース−ドレイン間のチャンネルの方向
と直交する方向に一定間隔で平行に複数の誘電体膜を形
成する工程と、該誘電体膜相互間に残りの電子供給層を
エピタキシャル成長させる工程と、該エピタキシャル成
長層上にソース電極、ドレイン電極およびゲート電極を
形成する工程とからなる半導体装置。 - 【請求項８】 半導体基板上にチャンネル層およびノン
ドープ層を順次エピタキシャル成長させる工程と、該エ
ピタキシャル成長層中にソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチでイオン注入法
あるいはイオンビームでドナーを注入して、上記エピタ
キシャル成長層中に上記チャンネル層中の電子ガスの１
次元化に必要な細線状活性領域を形成する工程とからな
る半導体装置の製造方法。 - 【請求項９】 半導体基板上にチャンネル層と電子供給
層とを順次積層して形成する工程と、上記電子供給層上
にソース−ドレイン間のチャンネルの方向と直交する方
向に所定のピッチで開孔が形成された第１のレジストを
形成する工程と、該第１のレジスト上に上記開孔ならび
にその周辺部を露出させて第２のレジストを形成する工
程と、上記開孔内および露出した第１のレジスト上に金
属を蒸着する工程と、上記各レジストをリフトオフして
上記電子供給層上に上記チャンネルの方向と直交する方
向に上記所定のピッチで形成された多数の脚部を有する
エアーブリッジ構造のゲート電極を形成する工程とを含
む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267006A JP2748797B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
| US08/130,885 US5365078A (en) | 1992-10-06 | 1993-10-04 | Semiconductor device and method of making it |
| FR9311914A FR2696583B1 (fr) | 1992-10-06 | 1993-10-06 | Dispositif a semiconducteurs, a couche de canal et couche d'alimentation en electrons, et procede de fabrication. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267006A JP2748797B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120521A true JPH06120521A (ja) | 1994-04-28 |
| JP2748797B2 JP2748797B2 (ja) | 1998-05-13 |
Family
ID=17438751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4267006A Expired - Lifetime JP2748797B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5365078A (ja) |
| JP (1) | JP2748797B2 (ja) |
| FR (1) | FR2696583B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782941B1 (ko) * | 2006-12-29 | 2007-12-07 | 한국과학기술연구원 | Ω 형상의 채널을 갖는 고이동도 트랜지스터 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833980B1 (en) * | 1999-05-10 | 2004-12-21 | Hitachi, Ltd. | Magnetoelectric device |
| US7170118B2 (en) * | 2003-08-01 | 2007-01-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Field effect transistor (FET) device having corrugated structure and method for fabrication thereof |
| US6928878B1 (en) * | 2004-09-28 | 2005-08-16 | Rosemount Aerospace Inc. | Pressure sensor |
| US9331211B2 (en) * | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
| GB0915501D0 (en) * | 2009-09-04 | 2009-10-07 | Univ Warwick | Organic photosensitive optoelectronic devices |
| US8907350B2 (en) * | 2010-04-28 | 2014-12-09 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| CN105895686A (zh) * | 2016-01-21 | 2016-08-24 | 苏州能讯高能半导体有限公司 | 高电子迁移率晶体管器件及其制造方法 |
| CN115966603A (zh) * | 2021-10-09 | 2023-04-14 | 中国科学院微电子研究所 | 一种高线性hemt器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128435A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPH05283711A (ja) * | 1992-03-31 | 1993-10-29 | Fujitsu Ltd | 量子細線及び量子箱並びに量子細線、量子箱を用いた半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2609587B2 (ja) * | 1986-04-21 | 1997-05-14 | 株式会社日立製作所 | 半導体装置 |
| JPS63232374A (ja) * | 1987-03-20 | 1988-09-28 | Fujitsu Ltd | 半導体装置 |
| JP2629408B2 (ja) * | 1989-06-29 | 1997-07-09 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP3194941B2 (ja) * | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
-
1992
- 1992-10-06 JP JP4267006A patent/JP2748797B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-04 US US08/130,885 patent/US5365078A/en not_active Expired - Fee Related
- 1993-10-06 FR FR9311914A patent/FR2696583B1/fr not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128435A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 半導体装置及びその製造方法 |
| JPH05283711A (ja) * | 1992-03-31 | 1993-10-29 | Fujitsu Ltd | 量子細線及び量子箱並びに量子細線、量子箱を用いた半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782941B1 (ko) * | 2006-12-29 | 2007-12-07 | 한국과학기술연구원 | Ω 형상의 채널을 갖는 고이동도 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748797B2 (ja) | 1998-05-13 |
| FR2696583B1 (fr) | 1996-01-26 |
| US5365078A (en) | 1994-11-15 |
| FR2696583A1 (fr) | 1994-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6870203B2 (en) | Field-effect semiconductor device and method for making the same | |
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| JPS59168677A (ja) | 半導体装置及びその製造方法 | |
| JP2008527687A (ja) | エンハンスメント−デプレッション半導体構造及びその製造方法 | |
| JPH06120521A (ja) | 半導体装置及びその製造方法 | |
| US5541424A (en) | Permeable base transistor having laminated layers | |
| JPH0575139A (ja) | 半導体装置及びその製造方法 | |
| JP4334246B2 (ja) | 量子半導体装置及びその製造方法 | |
| JPH0260222B2 (ja) | ||
| JPH0685286A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH03106037A (ja) | ヘテロ接合デバイス作製方法 | |
| JPH01183859A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPS63232374A (ja) | 半導体装置 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPH04181743A (ja) | 高電子移動度トランジスタ | |
| JP2526385B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS63219176A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02191345A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6372168A (ja) | 逆構造高移動度トランジスタ | |
| JPH0362528A (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS61265870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH08203930A (ja) | 半導体装置およびその製造方法 | |
| JPH04125938A (ja) | 電界効果半導体装置およびその製造方法 | |
| JPH0684965A (ja) | 半導体装置 |