JPS6215862A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6215862A JPS6215862A JP60154586A JP15458685A JPS6215862A JP S6215862 A JPS6215862 A JP S6215862A JP 60154586 A JP60154586 A JP 60154586A JP 15458685 A JP15458685 A JP 15458685A JP S6215862 A JPS6215862 A JP S6215862A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- type
- etching
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、具体的には化合物半導体集
積回路に用いられる集積されたショット キー障壁ゲー
ト型電界効果トランジスタの構造に関するものである。
積回路に用いられる集積されたショット キー障壁ゲー
ト型電界効果トランジスタの構造に関するものである。
従来の技術
化合物半導体集積回路は一般にＧａＡｓが多く用いられ
、集積回路を構成する電気素子としては、ショットキー
障壁ゲート型電界効果トランジスタ（ＭＥＳＦＩＣＴ
）が、よく用いられる。集積回路の回路方式によっては
、異なったしきい値電圧をもつＭＥＳＦＥＴを形成する
ことが要求される。
、集積回路を構成する電気素子としては、ショットキー
障壁ゲート型電界効果トランジスタ（ＭＥＳＦＩＣＴ
）が、よく用いられる。集積回路の回路方式によっては
、異なったしきい値電圧をもつＭＥＳＦＥＴを形成する
ことが要求される。
例エバ、エンハンスメント型のＭＥＳＦＸＴ（Ｋ−ＭＥ
ＳＦＥＴ ）とデプレッション型のＭＥＳＦＥＴ（Ｄ−
ＭＥＳＦＫＴ’で構成されるインバータを基本回路とす
る集積回路がそれである。通常、このような、集積回路
は、半絶縁性ＧａＡｓ基板にｎ型の不純物をイオン注入
法によりドーピングして形成されイオン注入の不純物注
入量、エネルギーを変えることによりＭＥＳＦＥＴのし
きい値が調整されている。
ＳＦＥＴ ）とデプレッション型のＭＥＳＦＥＴ（Ｄ−
ＭＥＳＦＫＴ’で構成されるインバータを基本回路とす
る集積回路がそれである。通常、このような、集積回路
は、半絶縁性ＧａＡｓ基板にｎ型の不純物をイオン注入
法によりドーピングして形成されイオン注入の不純物注
入量、エネルギーを変えることによりＭＥＳＦＥＴのし
きい値が調整されている。
発明が解決しようとする問題点
このような従来の方法で形成したＭＫＳＦＥＴのし奪い
値電圧は、基板の影響やイオン注入後の熱処理などのプ
ロセスの影響により、かなり基板面内でばらつくことが
知られており、集積回路の規模が大きくなればなる程、
しきい値のばらつきにより歩留りが低下することが考え
らｎる。
値電圧は、基板の影響やイオン注入後の熱処理などのプ
ロセスの影響により、かなり基板面内でばらつくことが
知られており、集積回路の規模が大きくなればなる程、
しきい値のばらつきにより歩留りが低下することが考え
らｎる。
基板の影響や、イオン注入−アニールプロセスによる影
響を除き、ＭＥＳＦＥＴのしきい値のばらつきを低減す
る方法の１つとして、半絶縁性基板上に素子形成のため
のエピタキシャル成長単結晶層を成長させる方法が考え
られる。この場合、第３図に示すように例えば半絶縁性
Ｇａ Ａｓ基板２１上に、ノンドープのＧａＡｓバッフ
ァ一層２２全２２させ、しかる後、ｎ型のＧａＡｓ 層
２３及び高濃度に不純物をドープしたｎ ＋Ｇ ａ Ａ
ｓ層２４を順次形成し、ＭＥＳＦＥＴのゲート電極形成
領域２６＆および２５ｂのＧａＡｓ層をエツチングで除
去し、しきい値をエツチングの深さによって調整する方
法がとられる。ＧａＡｓのエピタキシャル成長層２２゜
２３・２４の膜厚の均一性や不純物ドーピング量の均一
性は例えば分子線エピタキシャル成長（ＭＢＫ）法を用
いて行なえば十分に良好であるが、エツチングの深さの
制御性は必ずしも良くなく、エピタキシャル成長層を用
いる方法もこの点で集積回路の歩留りを上げることには
有効でない。
響を除き、ＭＥＳＦＥＴのしきい値のばらつきを低減す
る方法の１つとして、半絶縁性基板上に素子形成のため
のエピタキシャル成長単結晶層を成長させる方法が考え
られる。この場合、第３図に示すように例えば半絶縁性
Ｇａ Ａｓ基板２１上に、ノンドープのＧａＡｓバッフ
ァ一層２２全２２させ、しかる後、ｎ型のＧａＡｓ 層
２３及び高濃度に不純物をドープしたｎ ＋Ｇ ａ Ａ
ｓ層２４を順次形成し、ＭＥＳＦＥＴのゲート電極形成
領域２６＆および２５ｂのＧａＡｓ層をエツチングで除
去し、しきい値をエツチングの深さによって調整する方
法がとられる。ＧａＡｓのエピタキシャル成長層２２゜
２３・２４の膜厚の均一性や不純物ドーピング量の均一
性は例えば分子線エピタキシャル成長（ＭＢＫ）法を用
いて行なえば十分に良好であるが、エツチングの深さの
制御性は必ずしも良くなく、エピタキシャル成長層を用
いる方法もこの点で集積回路の歩留りを上げることには
有効でない。
本発明は従来例のエピタキシャル成長層を用いて化合物
半導体集積回路を作製する場合において、ゲート電極形
成領域のエピタキシャル成長層をエツチングする時の制
御性の悪さおよびこれにともなう歩留りの低下を解決し
ようとす、るものである。
半導体集積回路を作製する場合において、ゲート電極形
成領域のエピタキシャル成長層をエツチングする時の制
御性の悪さおよびこれにともなう歩留りの低下を解決し
ようとす、るものである。
問題点を解決するための手段
エピタキシャル成長層のエツチング深さを基板面内で均
一に制御することは、エピタキシャル成長層が単一の材
料で構成されている限り困難である。本発明は、半絶縁
性基板上に形成するエピタキシャル成長層中に、エツチ
ング速度を極端に遅くさせることのできる他の材料から
なる層（バリア層と呼ぶ）を設けることにより、エツチ
ング深さを基板面内で均一にさせ得るものである。特に
、層とＡ４ｘＧＩＬ、−８ＡＳ層をＣＣ４２Ｆ２系のド
ライエツチングを行なうと、エツチング速度をＧａＡｓ
の１ｏ。
一に制御することは、エピタキシャル成長層が単一の材
料で構成されている限り困難である。本発明は、半絶縁
性基板上に形成するエピタキシャル成長層中に、エツチ
ング速度を極端に遅くさせることのできる他の材料から
なる層（バリア層と呼ぶ）を設けることにより、エツチ
ング深さを基板面内で均一にさせ得るものである。特に
、層とＡ４ｘＧＩＬ、−８ＡＳ層をＣＣ４２Ｆ２系のド
ライエツチングを行なうと、エツチング速度をＧａＡｓ
の１ｏ。
に対しム１ｘＧａ、−エ人Ｓ層のそれを１程度に遅くで
きるからである。また、結晶成長の面からも人”！”１
−Ｘ人ＳはＧａＡｓと格子整合をとる上で有利である。
きるからである。また、結晶成長の面からも人”！”１
−Ｘ人ＳはＧａＡｓと格子整合をとる上で有利である。
作用
以上のようなバリア層をエピタキシャル成長層中に設け
ることにより、ＧａＡｓのエツチングの際のエツチング
深さの基板面内不均一性をこのバリア層で吸収でき、素
子の歩留りを向上させ得る。
ることにより、ＧａＡｓのエツチングの際のエツチング
深さの基板面内不均一性をこのバリア層で吸収でき、素
子の歩留りを向上させ得る。
実施例
本発明の第１の実施例を第１図により説明する。
第１図において１は半絶縁性ＧａＡｓ基板、２〜５がエ
ピタキシャル成長層であり、２がアンドープのＧａＡｓ
バッフ７一層３がｎ型ＧａＡｓ層、４がｎ型Ａｊ！ｘＧ
ａ、−ｘＡｓ のバリア層、６が高濃度にＳｉなどのｎ
型不純物が添付されたｎ＋型ＧａＡｓ層を示す。
ピタキシャル成長層であり、２がアンドープのＧａＡｓ
バッフ７一層３がｎ型ＧａＡｓ層、４がｎ型Ａｊ！ｘＧ
ａ、−ｘＡｓ のバリア層、６が高濃度にＳｉなどのｎ
型不純物が添付されたｎ＋型ＧａＡｓ層を示す。
この構造ではｎ型ＧａＡｓ層３のキャリア濃度Ｎ、！：
膜厚ｔ、によりＦＥＴのしきい値電圧がほぼ定まってい
るものとする。ＦＩＣＴを製作する場合、ゲート形成領
域６のｎ＋型ハ人Ｓ層５をＣＧ４２Ｆ２系のドライエツ
チングで除去するが、本発明の構造では、ｎ型の人／ｘ
（ｒａ １−ｘＡｓ 層４がドライエツチングのバリア
層として働くだめ、ｎ＋型ＧａＡｓ層５のエツチング深
さの面内不均一性を吸収でき、しきい値電圧のばらつき
を抑制することができる。本実施例におけるアンドープ
ＧａＡｓバッファ一層２は、アンドープＡｊ７ｘＧａ１
−ｘＡｓ層であってもよい。Ｔはゲート電極、８はソー
ス・ドレイン電極である。
膜厚ｔ、によりＦＥＴのしきい値電圧がほぼ定まってい
るものとする。ＦＩＣＴを製作する場合、ゲート形成領
域６のｎ＋型ハ人Ｓ層５をＣＧ４２Ｆ２系のドライエツ
チングで除去するが、本発明の構造では、ｎ型の人／ｘ
（ｒａ １−ｘＡｓ 層４がドライエツチングのバリア
層として働くだめ、ｎ＋型ＧａＡｓ層５のエツチング深
さの面内不均一性を吸収でき、しきい値電圧のばらつき
を抑制することができる。本実施例におけるアンドープ
ＧａＡｓバッファ一層２は、アンドープＡｊ７ｘＧａ１
−ｘＡｓ層であってもよい。Ｔはゲート電極、８はソー
ス・ドレイン電極である。
本発明の第２．の実施例を第２図に示す。これは、同じ
基板内で２種類のしきい値が要求される場合に、基板面
内での両しきい値の均一性を向上させる目的で使われた
。第２図で、３ａ 、 ３ｂはｎ型のＧａＡｓ層、４１
Ｌ 、 ４ｂはｎ型のＡＩ！ｘＧａ、−ｘＡｓのバリア
層を示す。６ａはＤ−ＭＥＳＦＥＴのゲート形成領域、
６ｂはＥ−ＭＥＳＦＥＴのゲート形成領域を示す。Ｄ−
ＭＥＳＦＥＴのゲート形成領域６ａでは、ｒｉ＋ＧａＡ
ｓ層６のみが選択的に除去されるが、第１の実施例で述
べたようにｎ型ＡＪｘｌｌｒａｌ−ｘＡｓバリア層４ｂ
により、ｎ＋ＧａＡｓ層のエツチング深さの基板面内に
おける均一性は、非常によい。Ｄ−ＭＥＳＦＸＴのしき
い値電圧は、はぼ、ｎ型ＧａＡｓ層３Ｎ、３ｂの膜厚と
キャリア濃度で決定される。
基板内で２種類のしきい値が要求される場合に、基板面
内での両しきい値の均一性を向上させる目的で使われた
。第２図で、３ａ 、 ３ｂはｎ型のＧａＡｓ層、４１
Ｌ 、 ４ｂはｎ型のＡＩ！ｘＧａ、−ｘＡｓのバリア
層を示す。６ａはＤ−ＭＥＳＦＥＴのゲート形成領域、
６ｂはＥ−ＭＥＳＦＥＴのゲート形成領域を示す。Ｄ−
ＭＥＳＦＥＴのゲート形成領域６ａでは、ｒｉ＋ＧａＡ
ｓ層６のみが選択的に除去されるが、第１の実施例で述
べたようにｎ型ＡＪｘｌｌｒａｌ−ｘＡｓバリア層４ｂ
により、ｎ＋ＧａＡｓ層のエツチング深さの基板面内に
おける均一性は、非常によい。Ｄ−ＭＥＳＦＸＴのしき
い値電圧は、はぼ、ｎ型ＧａＡｓ層３Ｎ、３ｂの膜厚と
キャリア濃度で決定される。
一方、Ｅ−ＭＥＳＦＥＴのゲート形成領域６ｂでは、ｎ
十のＧａＡｓ’層５．ｎ型ＡｌｘＧａ、 −ｘＡｓ ノ
＜リア層４ｂおよびｎ型ＧａＡｓ層３ｂがエツチングに
より除去されるが、このエツチングはＤ−ＭＥＳＦＥＴ
のゲート領域形成の際に除去されたｒｉ＋ＧａＡｓ層５
の下のｎ型ＡＩ！ｘＧ＆１−ｘＡＳバリア層４ｂをイオ
ンエツチングで除去し、さらに、ｎ型ＧａＡ ｓ層３ｂ
をＣＣｌ２Ｆ２系のドライエツチングにより除去すると
いう方法を取ることによりなされる。このようにすると
、ｎ型ＧａＡｓ層３ｂのエツチングが終った後、再びｎ
型ＡＩ！ＸＧａｌ−２Ａｓバリア層４＆によってＣＣｌ
２Ｆ２系のエツチング速度が急激に低下するので、Ｅ−
ＭＥＳＦＥＴのしきい値電圧の面内均一性も良くなる。
十のＧａＡｓ’層５．ｎ型ＡｌｘＧａ、 −ｘＡｓ ノ
＜リア層４ｂおよびｎ型ＧａＡｓ層３ｂがエツチングに
より除去されるが、このエツチングはＤ−ＭＥＳＦＥＴ
のゲート領域形成の際に除去されたｒｉ＋ＧａＡｓ層５
の下のｎ型ＡＩ！ｘＧ＆１−ｘＡＳバリア層４ｂをイオ
ンエツチングで除去し、さらに、ｎ型ＧａＡ ｓ層３ｂ
をＣＣｌ２Ｆ２系のドライエツチングにより除去すると
いう方法を取ることによりなされる。このようにすると
、ｎ型ＧａＡｓ層３ｂのエツチングが終った後、再びｎ
型ＡＩ！ＸＧａｌ−２Ａｓバリア層４＆によってＣＣｌ
２Ｆ２系のエツチング速度が急激に低下するので、Ｅ−
ＭＥＳＦＥＴのしきい値電圧の面内均一性も良くなる。
Ｅ−ＭΣ５ＦＩＣＴのしきい値電圧は、ｎ型ＧａＡｓ層
３２Ｌの膜厚と、キャリア濃度でほぼ決定さｎる。
３２Ｌの膜厚と、キャリア濃度でほぼ決定さｎる。
以上のように、２種類のしきい値電圧が要求される場合
はｎ型Ａｌ！ＸＧＩＬｔ −ｚ Ａｓのバリア層をｎ型
ＧａＡｓ層内の所定の位置に２つ形成しておくことによ
って、両しきい値の面内均一性を向上させることができ
る。さらに、要求されるしきい値電圧の種類が増加して
も、その種類の数だけＡＩ！ｘＣｒａ１−ｘＡｓのバリ
ア層をｎ型ＧａＡｓ層内の所定の位置に形成しておけば
よい。
はｎ型Ａｌ！ＸＧＩＬｔ −ｚ Ａｓのバリア層をｎ型
ＧａＡｓ層内の所定の位置に２つ形成しておくことによ
って、両しきい値の面内均一性を向上させることができ
る。さらに、要求されるしきい値電圧の種類が増加して
も、その種類の数だけＡＩ！ｘＣｒａ１−ｘＡｓのバリ
ア層をｎ型ＧａＡｓ層内の所定の位置に形成しておけば
よい。
発明の効果
以上のように本発明によれば、特に複数のしきい値電圧
を基板面内でそれぞれ均一にすることが要求される化合
物半導体集積回路に本発明を用いることにより、製造歩
留りが向上し、さらに大規模な集積化も可能になるなど
、本発明の効果は大きいものである。
を基板面内でそれぞれ均一にすることが要求される化合
物半導体集積回路に本発明を用いることにより、製造歩
留りが向上し、さらに大規模な集積化も可能になるなど
、本発明の効果は大きいものである。
第１図は本発明の第１の実施例における半導体装置の断
面図、第２図は本発明の第２の実施例における半導体装
置の断面図、第３図は従来の半導体装置の断面図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ノンドープＧａＡｓ層、３ 、３２Ｌ 、 ３ ｂ−・
・・・・ｎ型ＧａＡｓ層、４ 、４１Ｌ 、 ４ ｂ・
・−−−−ｎ’型ＡＩ！ｘＧ１Ｌ１−ｘＡｓ層、６・・
・・・・ｎ＋ＧａＡｓ層、７・・・・・・ゲート電極。 第１図 第２図 第３図
面図、第２図は本発明の第２の実施例における半導体装
置の断面図、第３図は従来の半導体装置の断面図である
。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ノンドープＧａＡｓ層、３ 、３２Ｌ 、 ３ ｂ−・
・・・・ｎ型ＧａＡｓ層、４ 、４１Ｌ 、 ４ ｂ・
・−−−−ｎ’型ＡＩ！ｘＧ１Ｌ１−ｘＡｓ層、６・・
・・・・ｎ＋ＧａＡｓ層、７・・・・・・ゲート電極。 第１図 第２図 第３図
Claims (2)
- （１）ｉ個の異なるしきい値電圧を必要とする半導体装
置であって、第１の材料よりなる第１の半導体層とこの
第１の半導体層上に形成された第２の材料よりなる薄い
第２の半導体層からなる半導体層が、ｉ組だけそれぞれ
所定の膜厚で半絶縁性基板上に形成されたエピタキシャ
ル層中に存在する半導体装置。 - （２）第１の材料がＧａＡｓ、第２の材料がＡｌ＿ｘＧ
ａ＿１＿−＿ｘＡｓである特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154586A JPS6215862A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154586A JPS6215862A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215862A true JPS6215862A (ja) | 1987-01-24 |
Family
ID=15587435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154586A Pending JPS6215862A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309634A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
-
1985
- 1985-07-12 JP JP60154586A patent/JPS6215862A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309634A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6163041A (en) * | 1997-03-27 | 2000-12-19 | Nec Corporation | Field effect transistor and method of manufacturing the same |
| US9299615B1 (en) | 2014-12-22 | 2016-03-29 | International Business Machines Corporation | Multiple VT in III-V FETs |
| US9437613B2 (en) | 2014-12-22 | 2016-09-06 | International Business Machines Corporation | Multiple VT in III-V FETs |
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