JPH0362542A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0362542A JPH0362542A JP1196844A JP19684489A JPH0362542A JP H0362542 A JPH0362542 A JP H0362542A JP 1196844 A JP1196844 A JP 1196844A JP 19684489 A JP19684489 A JP 19684489A JP H0362542 A JPH0362542 A JP H0362542A
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- Japan
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- semiconductor element
- holes
- insulating film
- electrode
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/0711—Apparatus therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁フィルムを用いた半導体装置及びその製
造方法に関するものである。
造方法に関するものである。
［従来の技術］
半導体装置は、一般にリードフレームに設けたダイパッ
ドに半導体素子を取付け、半導体素子の外部電極とリー
ドフレームの端子とをそれぞれワイヤで接続し、これを
エポキシ樹脂の如き熱硬化性樹脂でパッケージしたのち
各端子を切断し、製造している。
ドに半導体素子を取付け、半導体素子の外部電極とリー
ドフレームの端子とをそれぞれワイヤで接続し、これを
エポキシ樹脂の如き熱硬化性樹脂でパッケージしたのち
各端子を切断し、製造している。
ところで、最近では電子機器の小形化、薄形化に伴ない
、これに使用する半導体装置も高密度実装するため、薄
くかつ小形の半導体装置の出現が望まれている。このよ
うな要請に答えるべく、ポリイミドフィルムの如き絶縁
フィルムのデバイスホールに半導体素子を配設し、半導
体素子の電極と絶縁フィルムのインナーリードとを接続
し、これに液状の樹脂（例えばエポキシ樹脂）からなる
封止材を印刷あるいはポツティングしてパッケージした
方式の半導体装置が使用されるようになった。
、これに使用する半導体装置も高密度実装するため、薄
くかつ小形の半導体装置の出現が望まれている。このよ
うな要請に答えるべく、ポリイミドフィルムの如き絶縁
フィルムのデバイスホールに半導体素子を配設し、半導
体素子の電極と絶縁フィルムのインナーリードとを接続
し、これに液状の樹脂（例えばエポキシ樹脂）からなる
封止材を印刷あるいはポツティングしてパッケージした
方式の半導体装置が使用されるようになった。
第２図は絶縁フィルムを用いた従来の半導体装置を説明
するための平面図、第３図はそのＡ−Ａ拡大断面図であ
る。図において、１は長さ方向に等間隔に、後述の半導
体素子６．８ａ、８ｂ、・・・の表面積より大きい面積
のデバイスホール２．２ａ、２ｂ、・・・が設けられた
厚さ７５〜１２５−程度の絶縁フィルム（以下単にフィ
ルムという）である。３はフィルム１に設けられた銅の
如き導電率の高い厚さ１５〜４０−１幅５０〜３００１
Ｊｆｆｉ程度の金属箔からなる多数の導電パターンで、
その一部はデバイスホール２内に突出してインナーリー
ド３ａとなっており、半導体素子６〜６ｂの電極４と接
続される。５はフィルム１を搬送するためのスプロケッ
ト穴である。
するための平面図、第３図はそのＡ−Ａ拡大断面図であ
る。図において、１は長さ方向に等間隔に、後述の半導
体素子６．８ａ、８ｂ、・・・の表面積より大きい面積
のデバイスホール２．２ａ、２ｂ、・・・が設けられた
厚さ７５〜１２５−程度の絶縁フィルム（以下単にフィ
ルムという）である。３はフィルム１に設けられた銅の
如き導電率の高い厚さ１５〜４０−１幅５０〜３００１
Ｊｆｆｉ程度の金属箔からなる多数の導電パターンで、
その一部はデバイスホール２内に突出してインナーリー
ド３ａとなっており、半導体素子６〜６ｂの電極４と接
続される。５はフィルム１を搬送するためのスプロケッ
ト穴である。
第４図は上記のようなフィルム１に半導体素子を取付け
る装置の一例を示す模式図で、チップ台８上に載置され
た半導体素子６は、位置決めガイド９により所定の位置
に位置決めされる。一方、テープレールＩＯにガイドさ
れ、スプロケットにより紙面の垂直方向に送られたフィ
ルム１は、そのデバイスホール２が半導体素子６上に達
した位置で停止し、半導体素子６に設けた多数の電極（
図示せず）と、各インナーリード３ａとをそれぞれ整合
させる。ついで加熱されたボンディングツール１１を下
降させて各インナーリード３ａを加圧し、所定の角度に
フォーミングして各インナーリード３ａをそれぞれ電極
に融着させ、接続する。次に、フィルム１を移動してそ
れぞれインナーリード３ａを切断し、又はスキージ印刷
、ボッティング等により半導体素子６及びインナーリー
ド３ａの一部を液状の封止用樹脂で封止して、半導体装
置を製造する。
る装置の一例を示す模式図で、チップ台８上に載置され
た半導体素子６は、位置決めガイド９により所定の位置
に位置決めされる。一方、テープレールＩＯにガイドさ
れ、スプロケットにより紙面の垂直方向に送られたフィ
ルム１は、そのデバイスホール２が半導体素子６上に達
した位置で停止し、半導体素子６に設けた多数の電極（
図示せず）と、各インナーリード３ａとをそれぞれ整合
させる。ついで加熱されたボンディングツール１１を下
降させて各インナーリード３ａを加圧し、所定の角度に
フォーミングして各インナーリード３ａをそれぞれ電極
に融着させ、接続する。次に、フィルム１を移動してそ
れぞれインナーリード３ａを切断し、又はスキージ印刷
、ボッティング等により半導体素子６及びインナーリー
ド３ａの一部を液状の封止用樹脂で封止して、半導体装
置を製造する。
［発明が解決しようとする課題］
上記のような半導体装置は、従来の半導体装置に比べて
薄くできる、実装密度を高めることができる等、多くの
特長を有するが、次のような問題がある。
薄くできる、実装密度を高めることができる等、多くの
特長を有するが、次のような問題がある。
（１）第３図に示すように半導体素子６はインナーリー
ド３ａに宙吊りになっているので、細密化してインナー
リード３ａが増加すると必然的にその幅が細くなり、強
度が低下する。
ド３ａに宙吊りになっているので、細密化してインナー
リード３ａが増加すると必然的にその幅が細くなり、強
度が低下する。
（２〉半導体素子６の電極４には、インナーリード３ａ
の先端部とボンディングする際に接続の信頼性を向上し
、また緩衝作用を与えるため金バンブを使用しているの
で、歩留りが悪く、コストアップになる。
の先端部とボンディングする際に接続の信頼性を向上し
、また緩衝作用を与えるため金バンブを使用しているの
で、歩留りが悪く、コストアップになる。
（３）インナーリード３ａと半導体素子６の電極４とは
、加熱したボンディングツール１１を圧下して融着して
いるので、半導体素子６の能動面に電極が設けられてい
る場合は、ボンディングツール１１の圧下によりクラッ
クが発生するおそれがあるため、ボンディングできない
。
、加熱したボンディングツール１１を圧下して融着して
いるので、半導体素子６の能動面に電極が設けられてい
る場合は、ボンディングツール１１の圧下によりクラッ
クが発生するおそれがあるため、ボンディングできない
。
（４）ボンディング時に半導体素子６に熱的、機械的ス
トレスが加わるため、半導体素子６にクラックが生じ易
く、不良品発生率が高くなる。
トレスが加わるため、半導体素子６にクラックが生じ易
く、不良品発生率が高くなる。
本発明は、上記の課題を解決すべくなされたもので、半
導体素子にストレスを加えることなく絶縁フィルムの導
電パターンと半導体素子の電極とを接続することのでき
る半導体装置及びその製造方法を得ることを目的とする
ものである。
導体素子にストレスを加えることなく絶縁フィルムの導
電パターンと半導体素子の電極とを接続することのでき
る半導体装置及びその製造方法を得ることを目的とする
ものである。
［課題を解決するための手段］
本発明は、半導体素子の各電極に対応して貫通穴が設け
られた絶縁フィルムの一方の面に前記半導体素子の能動
面を接着し、前記絶縁フィルムの他方の面に形成された
導電パターンと前記半導体素子の電極とを前記貫通穴を
介してそれぞれ接続してなる半導体装置。及び、 絶縁フィルムの半導体素子の各電極に対応した位置にそ
れぞれ貫通穴を設けると共に、該絶縁フィルムの一方の
面又は半導体素子の能動面に接着剤を塗布し、前記半導
体素子をその各電極を前記貫通穴にそれぞれ対向させて
前記絶縁フィルムに接着し、ついで前記絶縁フィルムの
他方の面及び前記貫通穴に金属皮膜を形成して前記他方
の面の金属皮膜上に前記各貫通穴の底部に達する導電パ
ターンを形成し、該導電パターンと前記半導体素子の電
極とを接続してなる半導体装置の製造方法を提供するも
のである。
られた絶縁フィルムの一方の面に前記半導体素子の能動
面を接着し、前記絶縁フィルムの他方の面に形成された
導電パターンと前記半導体素子の電極とを前記貫通穴を
介してそれぞれ接続してなる半導体装置。及び、 絶縁フィルムの半導体素子の各電極に対応した位置にそ
れぞれ貫通穴を設けると共に、該絶縁フィルムの一方の
面又は半導体素子の能動面に接着剤を塗布し、前記半導
体素子をその各電極を前記貫通穴にそれぞれ対向させて
前記絶縁フィルムに接着し、ついで前記絶縁フィルムの
他方の面及び前記貫通穴に金属皮膜を形成して前記他方
の面の金属皮膜上に前記各貫通穴の底部に達する導電パ
ターンを形成し、該導電パターンと前記半導体素子の電
極とを接続してなる半導体装置の製造方法を提供するも
のである。
［実施例］
第１図は本発明に係る半導体装置の製造方法の実施例を
説明するための模式図である。なお、１はポリイミドフ
ィルムの如き絶縁フィルム（以下単にフィルムという）
で、実施例では厚さ２５囲のものを使用した。このフィ
ルム１には両側にスプロケット穴５が設けられているが
、第２図の従来例に示したようなデバイスホール２やフ
ィンガー３ａは形成されていない。以下、図面により本
発明の製造方法の一例を説明する。
説明するための模式図である。なお、１はポリイミドフ
ィルムの如き絶縁フィルム（以下単にフィルムという）
で、実施例では厚さ２５囲のものを使用した。このフィ
ルム１には両側にスプロケット穴５が設けられているが
、第２図の従来例に示したようなデバイスホール２やフ
ィンガー３ａは形成されていない。以下、図面により本
発明の製造方法の一例を説明する。
（１） （ａ）図に示すようにフィルム１の表面（第２
図の幅Ｗの範囲）にフォトレジスト２ｏを塗布し、下面
に接着する半導体素子６の各電極７に対応した部分（ｄ
図参照）をそれぞれ除去してレジストマスクを形成する
。また、裏面に接着剤２２（実施例では厚さ５−）を塗
布する。
図の幅Ｗの範囲）にフォトレジスト２ｏを塗布し、下面
に接着する半導体素子６の各電極７に対応した部分（ｄ
図参照）をそれぞれ除去してレジストマスクを形成する
。また、裏面に接着剤２２（実施例では厚さ５−）を塗
布する。
（２〉次に、（ｂ）図に示すようにフォトレジスト２゜
を除去した部分のフィルム１及び接着剤２２をエツチン
グして貫通穴２３を形成する。
を除去した部分のフィルム１及び接着剤２２をエツチン
グして貫通穴２３を形成する。
（３） （ｃ）図に示すように、フィルム１の表面に塗
布したフォトレジスト２０を除去する。
布したフォトレジスト２０を除去する。
（４） （ｄ）図に示すように、半導体素子６の各電極
７を各貫通穴２３と対向させてフィルム１の裏面に半導
体素子６を接着する。
７を各貫通穴２３と対向させてフィルム１の裏面に半導
体素子６を接着する。
（５） （ｅ）図に示すように、フィルム１の表面及び
貫通穴２３の内表面に例えばクロム（Ｃｒ ）を蒸着し
て金属皮膜２４（実施例では厚さ０．２−）を形成する
。このとき、貫通穴２３内においては、半導体素子６の
電極７の表面にも金属皮膜２４が形成される。
貫通穴２３の内表面に例えばクロム（Ｃｒ ）を蒸着し
て金属皮膜２４（実施例では厚さ０．２−）を形成する
。このとき、貫通穴２３内においては、半導体素子６の
電極７の表面にも金属皮膜２４が形成される。
（８） （ｆ’）図に示すように導電パターンを形成す
る部分及び貫通穴２３を除く部分にフォトレジスト２５
を塗布しく実施例では厚さｌ〇−又はそれ以上）、レジ
ストマスクを形成する。
る部分及び貫通穴２３を除く部分にフォトレジスト２５
を塗布しく実施例では厚さｌ〇−又はそれ以上）、レジ
ストマスクを形成する。
（７） （ｇ）図に示すように、フォトレジスト２５が
塗布されていない部分及び貫通穴２３の金属皮膜２４上
に例えば金（Ａｕ ）の如き導電材料をメツキし、導電
パターン２６を形成する。これにより、半導体素子６の
各電極７は金属皮膜２３を介してそれぞれ導電パターン
２Ｂに接続される。
塗布されていない部分及び貫通穴２３の金属皮膜２４上
に例えば金（Ａｕ ）の如き導電材料をメツキし、導電
パターン２６を形成する。これにより、半導体素子６の
各電極７は金属皮膜２３を介してそれぞれ導電パターン
２Ｂに接続される。
（８）最後に、（ｈ）図に示すように、導電パターン２
６以外の部分のフォトレジスト２５及び金属皮膜２４を
エツチングにより除去する。
６以外の部分のフォトレジスト２５及び金属皮膜２４を
エツチングにより除去する。
上記のようにして半導体素子６が実装されたフィルム１
は、適宜長さの導電パターン２８の範囲で切断され、半
導体装置が製造される。
は、適宜長さの導電パターン２８の範囲で切断され、半
導体装置が製造される。
なお、本発明は、第２図に従来例として示した長尺状の
絶縁フィルムを使用した半導体装置についても適用する
ことができる。
絶縁フィルムを使用した半導体装置についても適用する
ことができる。
以上本発明に係る半導体装置の製造方法の実施例につい
て説明したが、本発明はこれに限定するものではなく、
本発明の要旨を逸脱しない範囲で適宜変更することがで
きる。
て説明したが、本発明はこれに限定するものではなく、
本発明の要旨を逸脱しない範囲で適宜変更することがで
きる。
［発明の効果］
以上の説明から明らかなように、本発明はボンディング
ツール等を使用することなく、絶縁フィルムの一方の面
に半導体素子を接着し、絶縁フィルムの他方の面に形成
した導電パターンと半導体素子の電極とを絶縁フィルム
に設けた貫通穴を介して接続するようにしたので、次の
ような顕著な効果を得ることができる。
ツール等を使用することなく、絶縁フィルムの一方の面
に半導体素子を接着し、絶縁フィルムの他方の面に形成
した導電パターンと半導体素子の電極とを絶縁フィルム
に設けた貫通穴を介して接続するようにしたので、次の
ような顕著な効果を得ることができる。
（１）半導体素子は絶縁フィルムに接着されているので
、従来装置のようにオーバーハング部分が存在しない。
、従来装置のようにオーバーハング部分が存在しない。
このため強度が大で導電パターンをさらに細密化するこ
とができる。
とができる。
（２）ボンディングツールを使用しないので、電極が能
動面に設けられている半導体素子でも絶縁フィルムに実
装することができる。
動面に設けられている半導体素子でも絶縁フィルムに実
装することができる。
（３）実装時に熱的、機械的ストレスが加わらないので
半導体素子にクラックが発生するおそれがなく、歩留り
が大幅に向上する。
半導体素子にクラックが発生するおそれがなく、歩留り
が大幅に向上する。
（４）ボンディングツールを使用しないので製造設備が
簡単になり、製造も容易である。
簡単になり、製造も容易である。
第１図（ａ）〜（ｈ）は本発明に係る製造方法の実施例
を示す説明図、第２図は絶縁フィルムを使用した従来の
半導体装置の製造例を示す平面図、第３図はそのＡ−Ａ
拡大断面図、第４図はフィンガーと電極とのボンディン
グの一例を示す模式図である。 １：絶縁フィルム、６：半導体素子、７：電極、２２： 接着剤、 ２３： 貫通穴、 ２４： 金属皮膜、 ２６： 導 電パターン。
を示す説明図、第２図は絶縁フィルムを使用した従来の
半導体装置の製造例を示す平面図、第３図はそのＡ−Ａ
拡大断面図、第４図はフィンガーと電極とのボンディン
グの一例を示す模式図である。 １：絶縁フィルム、６：半導体素子、７：電極、２２： 接着剤、 ２３： 貫通穴、 ２４： 金属皮膜、 ２６： 導 電パターン。
Claims (2)
- （１）半導体素子の各電極に対応して貫通穴が設けられ
た絶縁フィルムの一方の面に前記半導体素子の能動面を
接着し、前記絶縁フィルムの他方の面に形成された導電
パターンと前記半導体素子の電極とを前記貫通穴を介し
てそれぞれ接続してなる半導体装置。 - （２）絶縁フィルムの半導体素子の各電極に対応した位
置にそれぞれ貫通穴を設けると共に、該絶縁フィルムの
一方の面又は半導体素子の能動面に接着剤を塗布し、前
記半導体素子をその各電極を前記貫通穴にそれぞれ対向
させて前記絶縁フィルムに接着し、ついで前記絶縁フィ
ルムの他方の面及び前記貫通穴に金属皮膜を形成して前
記他方の面の金属皮膜上に前記各貫通穴の底部に達する
導電パターンを形成し、該導電パターンと前記半導体素
子の電極とを接続してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196844A JPH0362542A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196844A JPH0362542A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362542A true JPH0362542A (ja) | 1991-03-18 |
Family
ID=16364603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196844A Pending JPH0362542A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362542A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298043A (ja) * | 2000-02-08 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003318234A (ja) * | 2002-02-25 | 2003-11-07 | Sony Corp | 電子部品および電子部品の製造方法 |
| JP2011526422A (ja) * | 2008-07-02 | 2011-10-06 | シーメンス アクチエンゲゼルシヤフト | 高温で使用するためのプレーナ型電力電子構成素子およびその製造方法 |
| JP2012256631A (ja) * | 2011-06-07 | 2012-12-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| WO2013027718A1 (ja) * | 2011-08-23 | 2013-02-28 | 株式会社フジクラ | 部品実装プリント基板及びその製造方法 |
-
1989
- 1989-07-31 JP JP1196844A patent/JPH0362542A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298043A (ja) * | 2000-02-08 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003318234A (ja) * | 2002-02-25 | 2003-11-07 | Sony Corp | 電子部品および電子部品の製造方法 |
| JP2011526422A (ja) * | 2008-07-02 | 2011-10-06 | シーメンス アクチエンゲゼルシヤフト | 高温で使用するためのプレーナ型電力電子構成素子およびその製造方法 |
| JP2012256631A (ja) * | 2011-06-07 | 2012-12-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8786077B2 (en) | 2011-06-07 | 2014-07-22 | Kabushiki Kaisha Toshiba | Semiconductor device having a first substrate containing circuit element connected to radiation plate on a cover plate with metal vias |
| WO2013027718A1 (ja) * | 2011-08-23 | 2013-02-28 | 株式会社フジクラ | 部品実装プリント基板及びその製造方法 |
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