JPH0362565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0362565A JPH0362565A JP19656589A JP19656589A JPH0362565A JP H0362565 A JPH0362565 A JP H0362565A JP 19656589 A JP19656589 A JP 19656589A JP 19656589 A JP19656589 A JP 19656589A JP H0362565 A JPH0362565 A JP H0362565A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor device
- surface electrode
- conductive region
- resistance value
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体装置に係り、特に半導体基体との電気的
接続を行なうにあたり、微細で抵抗値の低い構造を提供
するものである。
接続を行なうにあたり、微細で抵抗値の低い構造を提供
するものである。
従来装置の一例を第２図に示す。第２図は特開昭６１−
１５０２６７号に記載されている図を引用したもので、
半導体基体端子の断面構造図を示したものである。 酸化膜１０上の多結晶Ｓｉ８が単結晶Ｓｉ７の側壁に接
して設けられる。多結晶Ｓｉ８は半導体基体１および高
濃度層６と同型導電形の高濃度不純物を含む６５は多結
晶Ｓｉ８から、不純物の拡散により形成される高濃度領
域である。表面電極２は多結晶Ｓｉ８、高濃度領域５．
６を通して半導体基体１と電気的に接続される。 この従来装置では、高濃度領域５，６に比べて多結晶Ｓ
ｉ８の抵抗率が低いため、特開昭６１−１５０２６７号
に述べられているように高濃度領域のみで半導体基体１
と表面電極２の電気的接続を行なう場合に比べ、小さい
領域で抵抗値を低く構成できる特徴があった。基本構造
は、高抵抗な第１・領域の周辺に低抵抗な第２領域を形
成した２重構造である。第２領域の抵抗率が第１領域の
抵抗率より十分に小さければ、半導体基体ｌと表面電極
２間の抵抗値はほぼ第２領域の抵抗値で決まる。 ところで、高周波帯域で用いる半導体装置においては、
半導体表面付近に設けたトランジスタ等の回路素子と半
導体基体間に生じる寄生容量の影響が大きくなる。この
寄生容量の低減が重要であると共に、寄生容量の安定性
も重要となる。半導体装置において上記の寄生容量には
電圧依存性があるため、寄生容量の安定性を得るために
は半導体基体の電位を一定にする必要がある。そのため
上述の従来例のように、半導体基体と表面電極を電気的
に接続して半導体基体の電位を一定にするここで、半導
体基体の電位を均一にするためには、半導体基体と表面
電極間の抵抗値を小さくしなければならない。 また、上記寄生容量を通して高周波信号電流が半導体基
体に誘起されると、この誘起高周波信号ｆｆｌ流により
、素子ならびに回路間のクロストークが生じる。クロス
トークの発生を低減するためには、上記の誘起高周波電
流をその発生源近傍で吸収する手段が取られる。その手
段は上述の寄生容量に対する方法と同様であり、半導体
基体と表面電極を電気的に接続し、表面電極を一定の電
位に保つことである。その効果は半導体載体と表面電極
間の抵抗値を小さいほど大きい。 前述した従来例の半導体装置によれば半導体基体と表面
電極間の抵抗を低減できる。すなわち高周波帯域で使用
する半導体装置の設計に際して、回路間の容量結合等に
悪影響を与えない範囲内で、半導体基体と表面電極との
電気的接続領域を極力広く設ける手法が用いられている
。 千り明が解決しようとする課題】 上記従来技術は、半導体基体と表面電極との電気的接続
部を２重構造とし、周辺の低抵抗な第２領域によって抵
抗値を低くするものである。従って、開口部の周辺長に
ほぼ等しい第２領域の周辺長によって抵抗値が定まる。 そのため、例えば。 開口部の面積を比例的に２倍にしても、周辺長は７２倍
にしかならず、抵抗値はほぼ０．７倍、すなわち約３０
％の低減に留まる。本発明の目的は。 従来技術の応用として表面電極の面積を広げずに半導体
基体と表面電極間の抵抗値を低減する構造を提供するこ
とにある。
１５０２６７号に記載されている図を引用したもので、
半導体基体端子の断面構造図を示したものである。 酸化膜１０上の多結晶Ｓｉ８が単結晶Ｓｉ７の側壁に接
して設けられる。多結晶Ｓｉ８は半導体基体１および高
濃度層６と同型導電形の高濃度不純物を含む６５は多結
晶Ｓｉ８から、不純物の拡散により形成される高濃度領
域である。表面電極２は多結晶Ｓｉ８、高濃度領域５．
６を通して半導体基体１と電気的に接続される。 この従来装置では、高濃度領域５，６に比べて多結晶Ｓ
ｉ８の抵抗率が低いため、特開昭６１−１５０２６７号
に述べられているように高濃度領域のみで半導体基体１
と表面電極２の電気的接続を行なう場合に比べ、小さい
領域で抵抗値を低く構成できる特徴があった。基本構造
は、高抵抗な第１・領域の周辺に低抵抗な第２領域を形
成した２重構造である。第２領域の抵抗率が第１領域の
抵抗率より十分に小さければ、半導体基体ｌと表面電極
２間の抵抗値はほぼ第２領域の抵抗値で決まる。 ところで、高周波帯域で用いる半導体装置においては、
半導体表面付近に設けたトランジスタ等の回路素子と半
導体基体間に生じる寄生容量の影響が大きくなる。この
寄生容量の低減が重要であると共に、寄生容量の安定性
も重要となる。半導体装置において上記の寄生容量には
電圧依存性があるため、寄生容量の安定性を得るために
は半導体基体の電位を一定にする必要がある。そのため
上述の従来例のように、半導体基体と表面電極を電気的
に接続して半導体基体の電位を一定にするここで、半導
体基体の電位を均一にするためには、半導体基体と表面
電極間の抵抗値を小さくしなければならない。 また、上記寄生容量を通して高周波信号電流が半導体基
体に誘起されると、この誘起高周波信号ｆｆｌ流により
、素子ならびに回路間のクロストークが生じる。クロス
トークの発生を低減するためには、上記の誘起高周波電
流をその発生源近傍で吸収する手段が取られる。その手
段は上述の寄生容量に対する方法と同様であり、半導体
基体と表面電極を電気的に接続し、表面電極を一定の電
位に保つことである。その効果は半導体載体と表面電極
間の抵抗値を小さいほど大きい。 前述した従来例の半導体装置によれば半導体基体と表面
電極間の抵抗を低減できる。すなわち高周波帯域で使用
する半導体装置の設計に際して、回路間の容量結合等に
悪影響を与えない範囲内で、半導体基体と表面電極との
電気的接続領域を極力広く設ける手法が用いられている
。 千り明が解決しようとする課題】 上記従来技術は、半導体基体と表面電極との電気的接続
部を２重構造とし、周辺の低抵抗な第２領域によって抵
抗値を低くするものである。従って、開口部の周辺長に
ほぼ等しい第２領域の周辺長によって抵抗値が定まる。 そのため、例えば。 開口部の面積を比例的に２倍にしても、周辺長は７２倍
にしかならず、抵抗値はほぼ０．７倍、すなわち約３０
％の低減に留まる。本発明の目的は。 従来技術の応用として表面電極の面積を広げずに半導体
基体と表面電極間の抵抗値を低減する構造を提供するこ
とにある。
上記目的を達成するために、第１領域と第２領域で構成
した電気的接続部を半導体装置の形成上杵される範囲内
で小さくし、電気的接続部のサイズに応じて１つの表面
電極部を複数の領域に分割し、分割した表面電極部の各
々に上記接続部を配置したものである。 また、上記表面電極を外部の電気端子と接続するために
、半導体装置表面上に設ける接続部（以下、パッドと称
する）の直下に、上述の構成を有する構造とすることに
より、本発明の効果を一層高めることができる。 ［作用］ 本発明の作用を以下の条件を前提として説明する。 （１）第２領域の抵抗値が第１領域の抵抗値よりも十分
小さい。 （２）第２領域の開口周辺長に対する単位長当りの抵抗
値をｒとする。 （３）開口部を矩形として各辺の長さをＷ、Ｌとする。 （４）上記第２領域の最小形成可能寸法をＸとする。 以上の条件に従い、半導体基体と表面電極との電気的接
続部の抵抗値を、従来技術による場合と本発明による場
合とにおいて比較する。 従来技術を用いた場合、電気的接続部の抵抗値Ｒ１は、 Ｒ１＝ ｒ／（２（Ｗ＋Ｌ）） となる。一方、本発明を用いた場合の電気的接続部の抵
抗値Ｒ２は、 Ｒ２＝（ｒ／４Ｘ）／（Ｗ−Ｌ／Ｘ”）となる。Ｒ１と
Ｒ２の比りを取ると、 Ｄ＝Ｒ２／Ｒ１＝（Ｘ（Ｗ＋Ｌ））／ （２Ｗ−Ｌ）と
なる。例えば、Ｗ＝Ｌ＝１００μｍ、Ｘ＝１０μｍとす
るとＤ＝１／１０になり、本発明によって表面電極の面
積を広げることなしに抵抗値を低減することができる。
した電気的接続部を半導体装置の形成上杵される範囲内
で小さくし、電気的接続部のサイズに応じて１つの表面
電極部を複数の領域に分割し、分割した表面電極部の各
々に上記接続部を配置したものである。 また、上記表面電極を外部の電気端子と接続するために
、半導体装置表面上に設ける接続部（以下、パッドと称
する）の直下に、上述の構成を有する構造とすることに
より、本発明の効果を一層高めることができる。 ［作用］ 本発明の作用を以下の条件を前提として説明する。 （１）第２領域の抵抗値が第１領域の抵抗値よりも十分
小さい。 （２）第２領域の開口周辺長に対する単位長当りの抵抗
値をｒとする。 （３）開口部を矩形として各辺の長さをＷ、Ｌとする。 （４）上記第２領域の最小形成可能寸法をＸとする。 以上の条件に従い、半導体基体と表面電極との電気的接
続部の抵抗値を、従来技術による場合と本発明による場
合とにおいて比較する。 従来技術を用いた場合、電気的接続部の抵抗値Ｒ１は、 Ｒ１＝ ｒ／（２（Ｗ＋Ｌ）） となる。一方、本発明を用いた場合の電気的接続部の抵
抗値Ｒ２は、 Ｒ２＝（ｒ／４Ｘ）／（Ｗ−Ｌ／Ｘ”）となる。Ｒ１と
Ｒ２の比りを取ると、 Ｄ＝Ｒ２／Ｒ１＝（Ｘ（Ｗ＋Ｌ））／ （２Ｗ−Ｌ）と
なる。例えば、Ｗ＝Ｌ＝１００μｍ、Ｘ＝１０μｍとす
るとＤ＝１／１０になり、本発明によって表面電極の面
積を広げることなしに抵抗値を低減することができる。
以下、本発明の一実施例を第１図により説明する。
（実施例１）
第１図は、半導体装置の上面図である。第１図（ａ）は
、本発明の一実施例、第１図（ｂ）は、従来例である。 第１図（ａ）の実施例では、表面電極２で覆った領域を
４等分した。その結果、前述の式あるいは第１図から、
抵抗率の低い第２導電領域４の周辺長は従来例と比べて
約２倍となり、半導体基体１と表面電極２間の抵抗値は
約１７２になる。このように、表面電極部を分割し、第
１導電領域３と第２導電領域４で構成した接続部を複数
設けることで半導体基体１と表面電極２間の抵抗値を低
減することができる。 （実施例２） 本発明の他の実施例を第３図に示す。第１図（ａ）との
差異は隣接する第２導電領域４が互いに間隙を有してい
ることである。半導体装置の作成において、第１導電領
域３の間隔が制限される等、第２導電領域４を接触でき
ないの場合に用いる。この場合、第２導電領域４の総局
辺長は、第１図（ａ）に示した実施例と比較して若干短
くなり、わずかに抵抗値が大きくなる。 （実施例３） 本発明のさらに他の実施例を第４図に示す。 第４図は実装基板上に配置した半導体装置の部分上面図
である。半導体装置に形成した回路と実装基板１１との
電気的接続法の代表例は、第４図に示すように半導体装
置上面にパッド１２．１３を設け、導電性ワイヤ１８．
１９を用いて実装基板１１上の基板配線バタン１６．１
７と接続する方法である。 第４図において、パッド１３は配線パタン１５を介して
半導体装置内の回路に接続されているとする。一方、パ
ッド１２は配゛線パタン１４を介して半導体基体１との
接続部に接続されているとする。パッド１２．１３の寸
法はワイヤボンディング装置に依存するが一辺１００μ
ｍ前後が一般的である。 上記の実施例は、半導体基体１との接続部に電気的に接
続されているパッドエ２の直下に、半導体基体１との接
続部を、前記第１もしくは第２の実施例で説明したよう
に分割して設けたものである。本実施例は動作的には、
第１、第２の実施例と同様であり、パッド１２の直下の
有力利用を図り、半導体基体ｌと表面電極およびパッド
１２間の抵抗値を低減したものである。
、本発明の一実施例、第１図（ｂ）は、従来例である。 第１図（ａ）の実施例では、表面電極２で覆った領域を
４等分した。その結果、前述の式あるいは第１図から、
抵抗率の低い第２導電領域４の周辺長は従来例と比べて
約２倍となり、半導体基体１と表面電極２間の抵抗値は
約１７２になる。このように、表面電極部を分割し、第
１導電領域３と第２導電領域４で構成した接続部を複数
設けることで半導体基体１と表面電極２間の抵抗値を低
減することができる。 （実施例２） 本発明の他の実施例を第３図に示す。第１図（ａ）との
差異は隣接する第２導電領域４が互いに間隙を有してい
ることである。半導体装置の作成において、第１導電領
域３の間隔が制限される等、第２導電領域４を接触でき
ないの場合に用いる。この場合、第２導電領域４の総局
辺長は、第１図（ａ）に示した実施例と比較して若干短
くなり、わずかに抵抗値が大きくなる。 （実施例３） 本発明のさらに他の実施例を第４図に示す。 第４図は実装基板上に配置した半導体装置の部分上面図
である。半導体装置に形成した回路と実装基板１１との
電気的接続法の代表例は、第４図に示すように半導体装
置上面にパッド１２．１３を設け、導電性ワイヤ１８．
１９を用いて実装基板１１上の基板配線バタン１６．１
７と接続する方法である。 第４図において、パッド１３は配線パタン１５を介して
半導体装置内の回路に接続されているとする。一方、パ
ッド１２は配゛線パタン１４を介して半導体基体１との
接続部に接続されているとする。パッド１２．１３の寸
法はワイヤボンディング装置に依存するが一辺１００μ
ｍ前後が一般的である。 上記の実施例は、半導体基体１との接続部に電気的に接
続されているパッドエ２の直下に、半導体基体１との接
続部を、前記第１もしくは第２の実施例で説明したよう
に分割して設けたものである。本実施例は動作的には、
第１、第２の実施例と同様であり、パッド１２の直下の
有力利用を図り、半導体基体ｌと表面電極およびパッド
１２間の抵抗値を低減したものである。
本発明によれば、半導体基体と表面ｆｆｉ［ｉとの接続
部を細分化することにより、表面電極の単位面積当りの
抵抗値を低減する効果がある。その結果、半導体基体の
電位を一定に近づけることができ、寄生容量を安定化で
きる。また、半導体基体に誘起された高周波電流を、表
面電極において効率良く吸収できる。 さらに１、外部端子と電気的接続のために用いるパッド
の直下に本発明の構造を適用することによって、半導体
基体との電気的接続に関し、半導体装置の有効利用を図
る効果がある。
部を細分化することにより、表面電極の単位面積当りの
抵抗値を低減する効果がある。その結果、半導体基体の
電位を一定に近づけることができ、寄生容量を安定化で
きる。また、半導体基体に誘起された高周波電流を、表
面電極において効率良く吸収できる。 さらに１、外部端子と電気的接続のために用いるパッド
の直下に本発明の構造を適用することによって、半導体
基体との電気的接続に関し、半導体装置の有効利用を図
る効果がある。
第１図は本発明の一実施例と従来例を示す半導体装置の
上面図、第２図は従来の半導体基体と表面電極との接続
部を示す半導体装置の断面図、第３図は本発明の他の実
施例を示す半導体装置の上面図、第４図は本発明のさら
に他の実施例を示す実装基板を含む半導体装置の部分上
面図である。 符号の説明 １・・・半導体基体、２・・・表面電極、３・・・第１
導電領域、４・・・第２導電領域、５．６・・・高濃度
Ｊ？５．７・単結晶Ｓｉ、８・・・多結晶Ｓｉ、９．１
０・・・酸化膜、ｌ１実装基板、１２．１３・・・パッ
ド、１４．１５・・配線バタン、１６．１７・・・基板
配線バタン、１８．１９・・・導電性ワイヤ （Ｌ） （ｂ）
上面図、第２図は従来の半導体基体と表面電極との接続
部を示す半導体装置の断面図、第３図は本発明の他の実
施例を示す半導体装置の上面図、第４図は本発明のさら
に他の実施例を示す実装基板を含む半導体装置の部分上
面図である。 符号の説明 １・・・半導体基体、２・・・表面電極、３・・・第１
導電領域、４・・・第２導電領域、５．６・・・高濃度
Ｊ？５．７・単結晶Ｓｉ、８・・・多結晶Ｓｉ、９．１
０・・・酸化膜、ｌ１実装基板、１２．１３・・・パッ
ド、１４．１５・・配線バタン、１６．１７・・・基板
配線バタン、１８．１９・・・導電性ワイヤ （Ｌ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、第１導電形半導体基体と、前記基体表面上に開口部
を有する絶縁物と、前記開口部のほぼ直上に設けられた
高抵抗な第１導電領域と、前記絶縁膜上に設けられると
共に前記第１導電領域のほぼ垂直な側壁と接するように
設けられた低抵抗な第２導電領域と、前記第１導電領域
ないし前記第２導電領域の少なくとも一部を覆う金属と
を有し、前記金属と前記半導体基体とが電気的に接続さ
れている半導体装置において、１つの前記金属に対して
、前記第１導電領域と第２導電領域で構成した半導体基
体と半導体装置表面金属との接続部を複数に分け、隣接
させて配置したことを特徴とする半導体装置。 ２、請求項１記載の、半導体基体と半導体装置表面金属
との接続部を、半導体装置と外部端子との接続用に半導
体装置上に設けた電極の直下に設けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19656589A JPH0362565A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19656589A JPH0362565A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362565A true JPH0362565A (ja) | 1991-03-18 |
Family
ID=16359850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19656589A Pending JPH0362565A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311061A (en) * | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
| KR100854578B1 (ko) * | 2007-05-02 | 2008-08-26 | 태성이엔씨(주) | 파일복합벽체의 프리세팅에 의한 설치 공법 |
-
1989
- 1989-07-31 JP JP19656589A patent/JPH0362565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311061A (en) * | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
| KR100854578B1 (ko) * | 2007-05-02 | 2008-08-26 | 태성이엔씨(주) | 파일복합벽체의 프리세팅에 의한 설치 공법 |
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