JPH0370371B2 - - Google Patents

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JPH0370371B2
JPH0370371B2 JP56129280A JP12928081A JPH0370371B2 JP H0370371 B2 JPH0370371 B2 JP H0370371B2 JP 56129280 A JP56129280 A JP 56129280A JP 12928081 A JP12928081 A JP 12928081A JP H0370371 B2 JPH0370371 B2 JP H0370371B2
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impurity
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Rido Arekusandaa
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INTAANASHONARU REKUCHIFUAIYAA CORP
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Publication of JPH0370371B2 publication Critical patent/JPH0370371B2/ja
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は酸化金属半導体型電界効果トランジス
タ（以下、単にMOSFETという）素子の製造方
法に係り、特に、ゲート酸化層の下方に高導電領
域を配設した出力（大電力）用MOSFET素子を
新規に製造する方法に関するものである。
従来の技術 導通時抵抗が非常に低く、高いブレークダウン
電圧特性を有する出力用MOSFETは、本出願人
が既に特開昭55−53462号公報により提案してい
る。
また、特開昭52−132684号公報に示されている
電界効果トランジスタの構造によれば、ジヤンク
シヨンFETがMOSFETの導電領域を四方向から
空乏化してそれだけMOSFET部の有効面積が減
り、かつ導通時（オン）抵抗を上昇させるもの
で、従来のMOSFET同様に大出力スイツチング
の用途に用いることが出来ない。
従来技術によれば、大出力スイツチングの用途
に使用できる低い順方向抵抗を有する前記の大出
力（ハイパワー）用MOSFETにおいて、ゲート
酸化層の下側に高導電領域を形成するには、高濃
度の不純物キヤリアを含む該領域の導電率を、一
方では、ゲート酸化層下側の水平方向の中央領域
において低くし、他方では、水平方向に離れた側
部領域において高くして、水平方向の濃度分布を
不均一なものとする処理が行なわれた。このよう
な水平方向における濃度分布の不均一なものとす
る従来技術によれば、素子のアバランシエエネル
ギーは、最適なものとはならない問題点が生じ、
さらに、ソース領域の下方で、チヤネル領域から
素子表面の金属層に達し、かつ、該ソースにより
範囲が定まる水平方向の有効抵抗が、最適値を上
回り、このような高い抵抗により、三つの導電領
域により形成されるバイポーラトランジスタは、
高利得で、簡単にターンオンし、MOSFET素子
では発生しない二次破壊を招いてしまい、前記し
たソース領域の下方の領域が空乏化するにつれ、
二次破壊は、さらに促進される問題点がクローズ
アツプされる。一般的に言つて、寄生ベース抵抗
となる短絡または並列抵抗パスを減少させるに
は、素子の導通時抵抗を増加させるポリシリコン
のゲートの幅を変えなければならない。
発明が解決しようとする課題 前記した従来技術における問題点、即ち、素子
のアバランシエエネルギーを最適なものとなし得
ない点、二次破壊発生の点を解消し、出力用
MOSFETとして、すぐれた特性を有する
MOSFETの製造方法を提供することが、本発明
の目的である。
課題を解決するための手段 この目的を達成するために、本発明は、特許請
求の範囲に記載したように、出力用半導体素子の
製造方法にして、 (a) 第１層と第２層を有し、該第１層が第１の導
電型の不純物を注入して、第２層より低い導電
率を持つ半導体物質のウエフアを用いて、 (b) 前記第１の導電型と正反対の第２の導電型の
不純物を第１の拡散用窓を介して前記第１層の
中に導入すると共に、第１層の一定の深さ迄前
記不純物を熱的にドライブさせて、一定の間隔
を設けて配置した夫々多角形状をなす複数の深
いベース領域を形成し、 (c) 該深いベース領域を除いて前記第１層の全表
面から第１の導電型の不純物を注入して前記深
いベース領域よりも浅い深さで共通導電領域を
形成し、該共通導電領域を前記第１層よりも高
い範囲内のドーピング濃度にして、かつ該ドー
ピング濃度が第１層の表面と平行な横方向にわ
たつて一定値にして第１層の下方へ行くに従い
減少するようになし、 (d) 前記第１層に前記第２の導電型の不純物を第
２の拡散用窓を介して導入すると共に前記深い
ベース領域の深さより浅い深さで不純物を熱的
にドライブさせて、深いベース領域の各外周縁
の周りの横方向に夫々浅いベース領域を形成
し、該浅いベース領域相互間の間隔にある前記
共通導電領域を前記浅いベース領域よりも深い
深さで、深いベース領域よりも浅い深さに形成
し、かつ、前記浅いベース領域よりも低い範囲
内のドーピング濃度になし、 (e) 第１の導電型の不純物を前記第２の拡散用窓
を介して前記各浅いベース領域の夫々の中に導
入して多角形の環状をなす各ソース領域を形成
し (f) 前記共通導電領域の上方で、前記浅いベース
領域とソース領域の近傍の部分に絶縁層を設
け、 (g) 該絶縁層の真上にゲート電極を設け、 (h) 前記ソース領域を電気導電物質と接触させて
ソース電極を形成し、 (i) 前記第２層を電気導電物質と接触させてドレ
イン電極を形成してなることを特徴とするもの
である。
作 用 本発明は、第１層と第２層を有し、該第１層が
第１の導電型の不純物を注入して、第２層より低
い導電率を持つ半導体物質のウエフアを用いて、
前記第１の導電型と正反対の第２の導電型の不純
物を第１の拡散用窓を介して前記第１層の中に導
入すると共に、第１層の一定の深さ迄前記不純物
を熱的にドライブさせて、一定の間隔を設けて配
置した夫々多角形状をなす複数の深いベース領域
を形成し、次に、該深いベース領域を除いて前記
第１層の全表面から第１の導電型の不純物を注入
して前記深いベース領域よりも浅い深さで共通導
電領域を形成し、該共通導電領域を前記第１層よ
りも高い範囲内のドーピング濃度にして、かつ該
ドーピング濃度が第１層の表面と平行な横方向に
わたつて一定値にして第１層の下方へ行くに従い
減少するようになし、その後、前記第１層に前記
第２の導電型の不純物を第２の拡散用窓を介して
導入すると共に前記深いベース領域の深さより浅
い深さで不純物を熱的にドライブさせて、深いベ
ース領域の各外周縁の周りの横方向に夫々浅いベ
ース領域を形成し、該浅いベース領域相互間の間
隔にある前記共通導電領域を、前記浅いベース領
域よりも深い深さで、かつ、深いベース領域より
も浅い深さに形成すると共に、前記浅いベース領
域よりも低い範囲内のドーピング濃度になし、か
つ、第１の導電型の不純物を前記第２の拡散用窓
を介して前記各浅いベース領域の夫々の中に導入
して多角形の環状をなす各ソース領域を形成する
出力用半導体素子の製造方法を新規に創作したも
ので、本発明においては、前記ゲート絶縁層であ
るゲート酸化層の下方にインプラントされた共通
導電領域は、高導電領域であつて、前記絶縁層の
面からの全体の深さは約1μであり、ウエフアの
表面に近づき、深さが浅くなるほど導電率が高く
なり、逆に、1μの深さに近づくにつれ、導電率
が低くなる。そして、前記共通導電領域における
ドーピング濃度は、前記したように、水平方向に
おいて一定であり、このようなゲート絶縁層直下
における不純物濃度が水平方向において一定であ
ることにより、MOSFET素子は、従来技術から
期待できない高いアバランシエエネルギーを有す
る。さらに、前記した水平方向の不純物濃度分布
の一定は、ソース領域の下方に、従来技術のもの
よりも低い寄生ベース抵抗からなる並列抵抗パス
を形成し、前記したバイポーラトランジスタの宿
命であつた二次破壊問題を解消できる作用を伴な
う。前記のように、従来技術によるＮチヤネル素
子では、Ｎソース領域直下のＰ領域が空乏化され
る結果、寄生ベース抵抗は、増加することになる
が、本発明によるゲート絶縁層直下の不純物濃度
分布の一定化によれば、空乏化が防げ、寄生ベー
ス抵抗も減少し、これによりソース領域直下の短
絡抵抗値が低下し、ポリシリコンのゲート幅を調
節する必要がなくなり、該ゲート幅を、例えば約
13〜15μ程度の極めて短いものにすることができ
る。
前記したゲート絶縁層直下の不純物濃度分布
（水平方向分布）を一定化するためには、種々の
手段が採用でき、一例ではあるが、多角形のソー
スセルとゲート酸化層形成に先立ち、高濃度不純
物領域をインプラントする手段などが実用され
る。また、必要に応じて、インプラント工程をゲ
ート絶縁層形成前後の二段階に分け、ミラーキヤ
パシタンスを減少させるようにしてもよい。
上記の如く本発明の製造方法を用いて、ベース
領域を多角形状のセル構造とすると、素子の詰め
込み密度を向上すると共にチヤネル巾より広くし
て、素子における単位面積当りのオン抵抗を低く
することができる。また、本発明では、深いP+
領域の間の間隔でドーピング濃度を増加すると、
深さを減少することができる。これはこの種拡散
工程で当然得られる結果であるが、ブランケツ
ト・インプラントが、ソース方向の抵抗を増加さ
せるそのより深い面積での始めに形成したP+領
域を逆ドープする傾向にないので、本発明では利
点となる。すなわち、より深いP+領域の導電性
が、ブランケツト・インプラントによつて減少し
ないものである。さらに、本発明では上記した多
角形状に加えて、浅いベース領域の間に形成され
る共通導電領域のドーピング濃度が、N-エピタ
キシヤルの濃度より高く、かつ浅いベース領域の
濃度より低く形成される。共通導電領域のドーピ
ング濃度を浅いベース領域より低く形成すること
により、浅いベース領域を逆ドープしないように
して、その抵抗を減少させると共に、寄生バイポ
ーラトランジスタの問題をなくすことができる。
実施例 本発明の製造方法で提供される出力用
MOSFET素子の基本構造は、前記した特願昭55
−53462号公報に開示の構造であつて、それは、
第１図から第５図に示す構造である。第１図は、
第２図、第３図に詳細が示されている多角形状の
ソースパターンを用いて完成されたMOSFET素
子を示すもので、この第１図の素子は、半導体ウ
エフアに形成された切断溝８０，８１，８２，８
３により囲まれ、これらの切断線から切断され
て、１個の素子となる。ソース領域の多角形状
は、第２図〜第５図に示すように、素子本体の上
面に六角形などの多角形状のソース領域が多数形
成されている。該形状は、四角でもよいが、互い
に間隔をおいて隣接するソース領域の配設関係か
ら、図示のような六角形が好ましい。
前記多角形状のソース領域が形成される素子本
体、即ち、ウエフア（半導体物質）は、第４図に
示すように、薄いN-エピタキシヤル領域２１を
有するシリコン単結晶のＮ型ウエフア２０であ
り、ジヤンクシヨンすべては、該領域２１中に形
成されている。そして、この領域２１の上面に
は、極めて多数のＰ型領域２２，２３（平面形状
が六角形などの多角形状）が形成されている（第
３図、第４図参照）。該領域の形成個数は、例え
ば、2.54mm×3.556mm（100×140mil）の寸法のウ
エフアで、約6600個となり、チヤネル幅寸法の総
合計は、約558.8mm（22000mil）となる。そして、
前記領域自体の幅寸法（対向する側縁間の寸法）
は、約0.025mm（1mil）または以下のものであり、
各領域は、それぞれ約0.0152mm（0.6mil）程度の
間隔をおいて隣接されている。
前記したP+領域２２，２３は、垂直方向の深
さｄが約5μであり、高く、かつ信頼性のある電
界特性を有する。これら領域２２，２３は、底部
側方に段部領域２４，２５を有し、これら段部領
域の深さｓは、約3μである。この深さは、素子
のキヤパシタンスを減らすため、できるだけ小さ
くするのが望ましい。
各領域２２，２３には、多角リング状のN+領
域２６，２７がそれぞれ形成され、これら領域２
６，２７の直下に前記段部領域２４，２５が位置
する。N+領域２６，２７は、前記多角形状のＰ
型領域２２，２３の間に配設された高導電性の
N+領域２８と共働し、前記ソース領域の間に各
種のチヤネルとドレイン接続とを構成する。N+
領域２６，２７の形成は、前記特開昭55−53462
号に開示されている手段で行なわれ、非常に低い
順抵抗特性を有する。
第３図及び第４図に示すように、ウエフアの上
面は全面にわたり酸化層または酸化物と窒化物と
が組合わされた膜により覆われ各種のジヤンクシ
ヨンを構成する。図においては、前記膜は絶縁層
３０として図示されている。絶縁層３０には、領
域２２，２３の直上に相当する位置に多角形状の
開口３１，３２が設けられ、これら開口の周縁
は、領域２２，２３に形成されている多角リング
状のN+領域２６，２７それぞれに重なる。開口
３１，３２が設けられた絶縁層３０は、素子のゲ
ート酸化物となる。
前記絶縁層３０の上には、第５図に示すよう
に、格子状のポリシリコン電極４０，４１，４２
が形成される。
前記電極の上には、二酸化シリコン皮膜４５，
４６，４７が施され、該皮膜は、それらの上面全
面に形成されるソース電極５０（例えば、アルミ
ニウム電極その他）と前記電極４０〜４２との絶
縁皮膜となる。前記ウエフアの底面には、ドレイ
ン電極５１が形成されている。
第５図の素子は、Ｎチヤネル形のものであり、
ドレイン電極５１に接続するチヤネルが前記ソー
ス領域の間に形成されていることは、前記のとお
りである。このように、ソース電極５０に接続の
領域２６と、最終的にドレイン電極５１と接続す
るN+領域２８との間にチヤネル領域６０が形成
され、このチヤネル６０は、適当な制御電圧をゲ
ート電極４０に印加することによつて、Ｎ型導電
チヤネルになる。チヤネル６０の形成と同様に、
領域２６とN+領域２８との間にチヤネル６１，
６２，６３，６４が形成され、これらも前記と同
様に制御電圧を前記ゲート電極に印加すれば、前
記チヤネルは、導電性となり、前記チヤネル６０
と同じく、ソース電極５０からドレイン電極５１
への多数キヤリア導通部となる。
前記チヤネルによる導通バスは、パラレルな導
通パスを構成し、例えば、ゲート電極４２の直下
のチヤネル６３，６４は、領域２７、Ｎ型領域７
０からN+領域２８、そして、ドレイン電極５１
への導通路となる。第４図、第５図において、Ｐ
型領域７１は、前記ウエフアの端部となる。
第５図のソース電極５０は、アルミニウム電極
が好ましく、全面に広がり、Ｐ型領域２２の最深
部にぴつたり正合する構造になつていて、この正
合により、深さが浅くなつている段部領域２４，
２５に該電極５０のアルミニウムがスパイクスル
ーしないようにされ、これによつて、前記段部領
域を可能な限り浅くし、素子のキヤパシタンスを
減らす。
第１図は、前記第５図の素子の平面構成を示す
ものであつて、前記したように、四周を囲む切断
線８０〜８３を介して、個々の素子（例えば、約
2.54×3.556mm（100×140mil）がウエフア全体か
ら切り取り出せるようになつている。上記の多角
形状の領域は、複数の行および列をなして１枚の
ウエフアに形成される。例えば、符号Ａで示され
る範囲は、約2.10mm（83mil）で多角形の65列を
含み、また、符号Ｂで示される範囲は、約3.50mm
（138mil）で多角形の100列を含むものであり、
さらに、ソース接続パツド９０とゲート接続パツ
ド９１との間の符号Ｃで示される範囲には、前記
多角形が82列形成される。
ソースパツド９０は、重合属から構成され、ア
ルミニウムのソース電極５０に直接接続され、導
線が接続される。
ゲート接続パツド９１は、複数のフインガー状
端子９２，９３，９４，９５に電気的に接続さ
れ、これらフインガー状端子は、前記多角形状の
領域を有する外側表面上に対称に形成され、第２
図との関連で説明されるようにポリシリコンゲー
トに電気的に接続される。
製造工程の最終段階で、素子の外縁には、第１
図に召す電界板９６に接続されるリング状の深度
の深いP+拡散部７１が設けられる。
第２図は、ゲートパツド９１の一部およびゲー
トフインガー状端子９４，９５を断面で示してい
る。素子のRC遅延定数を減少するには、ポリシ
リコンのゲートに複数の電極を形成することが望
ましい。ポリシリコンのゲートは、領域９７ａ，
９７ｂ，９７ｃを含む多数の領域を有し、これら
領域は、外方に延び、且つ、ゲートパツドの延長
部及びゲートフインガー状端子９４，９５を受入
れる（第２図）。ポリシリコンゲート領域は、第
５図の酸化物被膜４５−４６−４７の形成中は露
出されており、ソース電極５０によつて被覆され
ない。第２図において軸１２０は第１１図に示さ
れた対称軸９８を示す。
第１図乃至第５図に関連して説明、図示された
MOSFETは、すぐれた作用のものであるが、ア
バランシエエネルギーと二次破壊の点で、やや問
題がある。このような問題が残るのは、前記した
酸化層（絶縁層３０）直下と、前記二つのチヤネ
ルの間のドーピング濃度分布が水平方向において
一定でない理由によるものと判断される。即ち、
前記水平方向のドーピング濃度は、第６図に示す
ように変化している。第６図は、ウエフア表面の
ドナーとアクセプタ濃度ND，NAを第５図の絶縁
層３０にそつた水平方向距離の関数で示す。
第６図に示すように、N+領域２６，２７の濃
度は、左と右に示してあり、絶縁層３０直下の領
域２８の中央では、N+ドーピング不純物原子の
濃度は、減少している。
このような水平方向における不純物濃度の異動
の結果、素子の動作中、P+領域２２，２３下方
に空乏層が拡大し、領域２６，２２，２１による
バイポーラトランジスタの有効抵抗rb′は、高く
なり、該トランジスタは、高利得となつて、簡単
にターンオンすることになる。このようにターン
オンは、素子にホツトスポツトを生じさせ、素子
が破壊される。この二次破壊の問題は、度々説明
するように、バイポーラトランジスタの宿命であ
るが、MOSFETでは、回避できる。特に注意す
べきは、素子のP+領域２２，２３の空乏化が進
行すると、二次破壊の問題は、深刻なものとな
る。
また、前記の濃度分布の不均一の点は、素子の
アバランシエエネルギーを低下させ、高電圧スパ
イクによる損傷に耐えることができなくなる問題
を招く。
本発明は、前記の解決課題に関連して説明した
ように、絶縁層３０の直下と前記ソース領域間の
領域のキヤリア濃度を一定、即ち、水平方向の濃
度分布を均一に、垂直方向の濃度分布を深度に応
じて変える構成によつて、素子の動作中のP+領
域２２，２３の空乏化を防ぎ、前記ソース領域の
バイパス抵抗rb′を低く保ち、素子に形成される
バイポーラトランジスタの利得を低利得とし、こ
れによつて、二次破壊の問題を回避すると共に、
素子のアバランシエエネルギーを一層高め、過電
圧スパイクによる損傷に充分耐える構成を得るも
のである。
このような本発明の構成は、前記した特開昭55
−53462号公報に開示された製造手段に若干の変
更を加えて製造されるものであり、例えば、特開
昭55−53462号公報に開示された製造手段では、
N+領域２８が絶縁層の形成後に形成されるのに
対し、本発明では、絶縁層の形成前にＮ型の注
入、ドライブが行なわれ、領域２８が形成され
る。
本発明による製造工程の一例 以下に述べる説明においては、第１図に示すよ
うなウエフアに１個の素子を形成する例であり、
N-チヤネルデプリーシヨン素子を対象とするも
のであるが、Ｐチヤネル素子、デプリーシヨン、
エンハンスメントモード素子のいずれにも適用さ
れることは、勿論である。
製造の第１工程は、多数のウエフアをもつ１枚
のウエフアへのフイールド酸化物のデポジシヨン
から開始される。ウエフアは、多数枚同時に処理
可能であり、ウエフアの断面の一部が第８図に示
されており、N-エピタキシヤル領域１００を有
する厚さ約0.356mm（14mil）のN+基板で、所望
の逆電圧に応じた抵抗率を有する。エピタキシヤ
ル領域１００は、例えば、約35μで、その抵抗率
は、約20Ω-cmである。
エピタキシヤル領域１００へのフイールド酸化
物１０１のデポジシヨンは、常法により行なわれ
る。その後、酸化物１０１の上面に適当なフオト
レジストが施され、マスクを介しての紫外線露光
により第７図に示すようなパターンが露光され
る。このように形成されたホトレジストパターン
においては、多数の小径の孔群１０２がマスキン
グされない部分に形成される。ゲートフインガー
１０３，１０４により仕切られた部分に形成され
た縦列の孔は千鳥状に配置され、例えば、24縦列
の配置となり、各列には、１５０の孔が設けられ
る。そして、これらの孔は各ウエフアにおける多
角領域のセンターに対応している。また、前記の
ゲートフインガー１０３，１０４は、ゲートパツ
ド領域１０５に接続している。領域１０６は、ソ
ースパツド接続領域となる。
第７図のマスクにより形成されたホトレジスト
パターンを介して露光された酸化物は、エツチン
グ溶液によりエツチングされて、前記マスクの孔
群１０２により、第８図に示すように、開口１１
０，１１１，１１２が形成される。このようなエ
ツチング処理の後、マスクが除去され、ウエフア
は、イオン注入装置へ移され、そこで、酸化物層
１０１によつて被覆されていない部分にホウ素原
子の注入が行われ、Ｐ型導電性ホウ素原子が前記
した開口１１０，１１１，１１２を介して注入さ
れる。この注入は、５×1013から１×1015原子／
cm2の条件で行なわれ約5KVよりも大きな加速電
圧で注入することができる。このホウ素原子注入
後、加熱処理により注入されたホウ素原子不純物
は、ウエフア内部へ進み、P+領域１１３，１１
４，１１５を形成する。また、同時に、第７図の
マスクのフインガー状端子１０４の下方に位置し
た部分には、横に長いP+領域１１６が形成され
る（第１３ａ図参照）。この領域１１６は、前記
フインガー状端子１０４の両側の孔列により形成
のP+領域１１７，１１８の間の直下にある。同
様に、P+チヤネルガード領域（リング状）１２
０が第７図のマスクの周側縁１２１にそつて形成
される（第１２ａ図参照）。ホウ素原子注入、ド
ライブの工程中、前記の開口１１０，１１１，１
１２を介して露出されている面に小さな酸化物層
１２５〜１２７が成長し、これらは、拡散窓とし
て拡散工程で作用する。
ついで、再度のマスキングにより、第７図のマ
スクで拡散されたP+領域を覆う酸化物パターン
を除いて、他のすべての酸化物が領域１００から
除去され、拡散されたP+領域を除く他の面にマ
スクパターンが形成され、エツチング処理が行な
われて、第９図に示すようなパターンとなる。各
酸化物領域１２５，１２６，１２７は、酸化物エ
ツチングと該領域からのホトレジスト除去の後で
は直径が約6μ以上のものとすべきである。
このような処理の後、ウエフアは、洗浄され、
ついで、約120KVの電圧で、１×1011から１×
1014リン原子／cm2の条件でのリン原子ビームによ
るリン注入がウエフア面に施される。この注入工
程によつて、第９図に示すように、N+領域１３
０の薄い皮膜が図示のように形成される。N+領
域１３０は、第１３ａ図に示すゲート接続フイン
ガー領域にも形成される。このようなN+領域１
３０注入により、この処理後に形成されるゲート
酸化層の直下に高導電の領域が形成されるもの
で、この領域の不純物濃度は、水平方向にそつて
一定であり、垂直方向においては、上部から下部
へ行くにしたがい、高濃度から低濃度へと移行す
る濃度分布を有する。
前記N+領域１３０の形成後、前記処理された
ウエフアは、酸化チユーブ内に移され、酸化層１
３１がウエフアの最頂部の上に形成され、さらに
この上に、ゲート電極となる厚さ約5000オングス
トロームのポリシリコン層１３２が形成される。
ポリシリコン層１３２の上には、ついで、第２
の酸化層１３３が被覆され、その後、第３のマス
キングを第１０図の素子表面に対し行ない、第１
１図に示すマスクパターンを介してホトレジスト
の露光を行なう。第１１図において、ホトレジス
トのマスクの不透光部分は、斜線で示されてい
る。第１５図の素子の断面構造は、第１１図のマ
スクパターンによる第１０図の素子のエツチング
後のものである。第１１図のマスクにおいて、ゲ
ート接続フインガーの間の斜線部分に、第７図の
マスクの孔１０２それぞれにセンターが一致する
多角形部分のパターンが存在している。これらの
多角形部分それぞれは、素子の上下面との間で平
行に接続された多角形セルとなる。
第１１図のマスクパターンを用いてホトレジス
トパターンが酸化層１３３の表面に形成された
後、エツチング処理が行なわれて該酸化層１３３
に多角形の開口が形成される。このエツチングに
より酸化層１３３の面と対応するホトレジストグ
リツドの下方に多角形（図では六角形）のグリツ
ドを残す。
第１１図と第１５図の多角形領域の一部の平面
を示す第１４図に示すように、酸化層１３３の多
角形の開口１４０，１４１，１４２のセンター
は、P+領域１１３，１１４，１１５のそれと一
致している。
第１４図と第１５図にグリツド状として示され
ている酸化層１３３は、次のポリシリコン層のエ
ツチング処理のためのマスクとなる。このエツチ
ング処理により、ポリシリコン層１３２に多角形
の開口が形成され、再度ポリシリコン層１３２を
マスクとして再びエツチング処理が行なわれ、下
位の酸化層１３１に多角形の開口が形成される。
前記したエツチング処理を行なうことによつて、
N-エピタキシヤル層１００の上面に形成された
下位の酸化層１３１と上位のポリシリコン層１３
２（ゲートとなる）に多角形（図では六角形）の
開口が形成される。
前記のようにして、ポリシリコン層１３２と下
位の酸化層１３１は、グリツド状となり、さら
に、第７図に示されるフインガー１０４などのゲ
ート接続フインガー状端子も同様のエツチング処
理により形成される。このように、酸化層１３１
を覆うポリシリコン層１３２は、素子の面にそつ
て延び、これらの外周縁は、P+領域１１７，１
１８それぞれ形成されるセルのエツジとなる。
第１２ｂ図は、素子の周縁を囲むポリシリコン
層と酸化層１３３を示す。このポリシリコン層
は、素子の周縁となり、第１４図と第１５図のポ
リシリコン層１３２のエツチング処理の際、エツ
チング部分１５０において、エツチングされ、外
側のリング部分と内側のリング部分からなるポリ
シリコン層１３２ａ，１３２ｂとに分れ、これら
も平面多角形のグリツドとなる。
前記のエツチング処理を終えて後、ウエフアの
ホウ素注入工程へ移行し、ホウ素注入のマスクと
して作用する前記ポリシリコン層と酸化層の開口
を介してホウ素注入が行なわれ、Ｐ型導電キヤリ
アが該ウエフア面にインプラントされる。このホ
ウ素注入は、約50KV電圧のホウ素ビームが５×
1013から５×1014原子／cm2の注入量で行なわれ、
ついで、温度1150〜1250℃、30〜120分の条件で、
拡散処理され、P+ドツト領域１１３，１１４，
１１５それぞれの周囲に、リング状のP+領域１
６０，１６１，１６２が形成され、同時に、N+
領域１３０もさらに垂直方向に拡大され、深度を
深める（第１７図）。
この処理に続いて、ウエフアの外面は、フツ化
水素酸によりガラス成分除去処理（デグラス処
理）が行なわれ、ついで、ウエフアは、炉内にお
いて、適当なキヤリアガス中のPOCl3に、温度
850〜1000℃、時間10〜50分の条件で曝され、こ
のような処理によつて、Ｐ領域１１３，１１４を
囲むリング状のN+ソース領域１７０，１７１が
形成される。これらのソース領域１７０，１７１
それぞれは、素子に形成された何千というセルを
包み、それぞれ多角形（図の例では、六角形）の
周縁を有し、それぞれの領域の間の間隔は、13〜
15μになつている。
P+領域１６０，１６１内のリング状のソース
領域１７０，１７１は、それぞれ、六角形のチヤ
ネル１７２，１７３を画成し、これらチヤネル
は、ゲート酸化層１３１の直下にある共通のN+
領域１３０に通ずる（第１８図）。
第１９図は、前記処理工程によつて得られる、
ゲート酸化層１３１直下のN+領域１３０におけ
るドナーNDとアクセプタNAの濃度分布を示すも
ので、濃度分布を示す第６図と第１９図とを比較
すると、第６図で変動があつたウエフア面のドナ
ーの濃度は、第１９図から明らかなように一定に
なつていることが明白である。さらに、ウエフア
の内部の上位部分のドナーの濃度は、下位部分に
比べ高くこれによつて、素子の動作中、領域１６
０，１６１における空乏を減少させ、ソース領域
１７０，１７１の直下の抵抗を減少することがで
きる。このことは、種々のジヤンクシヨンによる
バイポーラトランジスタの作用を抑止し、バイポ
ーラトランジスタの宿命である二次破壊問題を回
避することができる。また、素子のアバランシエ
エネルギーをも高める作用、効果もある。
説明を第１３ｃ図に戻す。第１３ｃ図に示すよ
うに、第１７図と第１８図に関連して説明した
P+とN+注入工程により、平面六角形の形状をし
たP+領域１１７，１１８も形成される。これら
領域の周縁には、チヤネル１８０，１８１が形成
され、これらチヤネルは、酸化層１３１の直下に
当る。
第１７図と第１８図に関連させて説明したソー
ス領域１７０，１７１の形成後、素子は、再びフ
ツ化水素酸によるエツチングでガラス成分除去
（デグラス化）され、その後、酸化チユーブに移
され、素子の外面全体に酸化層１９０が形成さ
れ、さらに、その上に、シロツクス層１９１が形
成される。このようなウエフアは、ついで、リフ
ローチユーブへ移され、そこでシロツクスがリフ
ローされる。シロツクスは、公知のもので、リン
ドープされたシリコン酸化物であり、リフローす
る面の輪郭にそつてリフローし、連続のガラス状
皮膜を形成する。例ではあるが、シロツクス層１
９１は、リンを７〜10重量％含む。酸化層１９０
とシロツクス層１９１は、第１３ｄ図に示すよう
に、前記のゲートフインガー状端子と第１２ｂ図
の素子の外周縁に重ねられる。
次の処理は、マスキング処理であり、第２１図
に示すようなマスクが第４次マスキング処理に使
用され、ウエフアの上面をマスキングし、このマ
スキングにより該ウエフアの上面にホトレジスト
パターンが形成される。第２１図のマスクにおい
て、ダーク部分はホトレジストの未重合領域を示
す。第２１図のドツトパターン（孔の部分）は、
最初に注入されたP+領域１１３，１１４，１１
５に対応する開口であり、ゲートフインガー状端
子２００，２０１は、第７図のマスクのゲートフ
インガー状端子に対応する。
第２０図に示すように、ホトレジストマスク２
０２が形成されると、多角形セルの各々の中央領
域は、露出され、酸化物エツチングが行なわれ、
露出したシロツクス層１９１、露出した酸化層１
９０、酸化層１２５を除去し、多角形セル各々の
中央にあるエピタキシヤル領域１００の上面を露
出させる。
このような処理の後、ウエフアは、洗浄され、
ウエフアの露出した上面全面には、アルミニウム
蒸着層２１０が形成される（第２２図）。
第２２図において、P+領域すべては、リング
状のソース領域１７０，１７１を含むP+セル２
２０，２２１となり、N+領域１３０は、上面よ
りの深さが例えば、約１ミクロンとなる。前記の
P+領域すべては、段部領域を備え、該段部領域
は、第５図で説明したように、リング状のN+領
域の直下にある。
第２１図のマスクによるマスキング処理によ
り、第１３ｄ図に示すように、シロツクス層１９
１の上にセンターギヤツプを形成するためのホト
レジストパターン部２２０，２２１が設けられ
る。このような処理により、前記した酸化エツチ
ング処理において、第１３ｄ図のシロツクス層１
９１の露出部分と下位の酸化層１９０は除去さ
れ、ポリシリコン層１３２が露出する。このよう
に露出された接続フインガーの全表面にはアルミ
ニウム蒸着層２１０が被着される。
第１２ｃ図は、素子の外側周縁における第２１
図のマスクによるマスキング処理結果を示す。第
２１図のマスキングと、酸化エツチング処理によ
つて、シロツクス層１９１に長溝２３０，２３１
が形成される。これによつてリフローしたシロツ
クス層１９１の極性化を防ぐ。
そして、第１２ｄ図に示すように、アルミニウ
ム蒸着層２１０で露出したゲートフインガー状端
子領域が覆われる。
ここで再びマスキング、エツチング処理が行な
われ、第１３ｆ図で示すゲートフインガー状端子
におけるストリツプ部分２５０，２６０のエツチ
ング除去が行なわれ、適当なアルミニウムエツチ
ング処理により、P+領域１１６の部分にのみゲ
ート接続フインガーとしてのアルミニウム蒸着層
の一部を残す。該フインガー状端子は、ポリシリ
コン層１３２と接続し、さらに、素子全面に延び
る多角形の網目体となる。このような手段で、ゲ
ートフインガー状端子は、個々の多角形（六角
形）の無数の領域と電気的に接続し、素子ゲート
面の良好な電気的接続網として機能する。
同時に、前記マスキング処理は、第１２ｅ図に
示す長溝２３０，２３１でのアルミニウム蒸着層
のエツチングによる素子周縁の処理を行なう。第
１２ｅ図においては、アルミニウム蒸着層２１０
は、分断された環状の領域２１０ａを有し、該領
域２１０ａは、その下のポリシリコン領域１３２
ａと電気的に接続し、フイールドストツパリング
として作用する。アルミニウム蒸着層２１０の一
部である領域２１０ａは、ドレイン電極と接続す
るから、前記蒸着層２１０下部と素子の外側縁の
N-領域状は、前記ポリシリコン領域１３２ａの
電荷によりインバートできない。前記のアルミニ
ウム蒸着層の外縁はリング状の領域１３２ｂと接
続し、リング状の領域１３２は電界板として作用
する（第１２ｅ図）。
前記のアルミニウム蒸着層エツチング処理の
後、ホトレジストは、除去され、ウエフアの露出
全面とウエフア内のすべての露出全面にシロツク
ス層が被着される。この二次シロツクス被着によ
るシロツクス層２５０（第２２図）は、保護皮膜
であつてリフローさせない。シロツクス層２５０
は、前記した第１のシロツクス層１９１よりもリ
ン濃度が低く、例えば２〜４重量％である。
その後処理として、第６次マスキング処理が行
なわれ、ゲート電極とソース電極に接続のパド領
域（第７図の領域１０５，１０６に相当する部
分）を除く部分にマスクがかけられる。ついで、
ウエフアは、シロツクス層のエツチング処理に付
され、前記パツド領域からシロツクス層の部分が
除去され、パツドのアルミニウム蒸着層の部分が
露出される。ウエフアからホトレジストが除去さ
れ、ウエフアは洗浄される。その後、クローム、
ニツケル、銀の層からなる底部層がウエフアに施
され、これが底部の電極２７０となり、素子のド
レイン接続領域として作用する。
効 果 本発明は、第１層と第２層を有し、該第１層が
第１の導電型の不純物を注入して、第２層より低
い導電率を持つ半導体物質のウエフアを用いて、
前記第１の導電型と正反対の第２の導電型の不純
物を第１の拡散用窓を介して前記第１層の中に導
入すると共に、第１層の一定の深さまで前記不純
物を熱的にドライブさせて、一定の間隔を設けて
配置した夫々多角形状をなす複数の深いベース領
域を形成し、次に、該深いベース領域を除いて前
記第１層の全表面から第１の導電型の不純物を注
入して前記深いベース領域よりも浅い深さで共通
導電領域を形成し、該共通導電領域を前記第１層
よりも高い範囲内のドーピング濃度にして、かつ
該ドーピング濃度が第１層の表面と平行な横方向
にわたつて一定値にして第１層の下方へ行くに従
い減少するようになし、その後、前記第１層に前
記第２の導電型の不純物を第２の拡散用窓を介し
て導入すると共に、前記深いベース領域の深さよ
り浅い深さで不純物を熱的にドライブさせて、深
いベース領域の各外周縁の周りの横方向に夫々浅
いベース領域を形成し、該浅いベース領域相互間
の間隔にある前記共通導電領域を前記浅いベース
領域よりも深い深さで、かつ、深いベース領域よ
りも浅い深さに形成すると共に、前記浅いベース
領域よりも低い範囲内のドーピング濃度になし、
かつ第１の導電型の不純物を前記第２の拡散用窓
を介して前記各浅いベース領域の夫々の中に導入
して多角形の環状をなす各ソース領域を形成する
ことを特徴とする出力用半導体素子の製造方法に
して、本発明の製造方法で提供されるMOSFET
素子は、それぞれが垂直方向上下面のいずれかを
構成する第１と第２の平行な面を有する半導体ウ
エフアからなる大出力用MOSFETであつて、該
ウエフアは、第１の導電型である不純物で軽度に
ドープされていて、前記第１の面には、第２の導
電型である多数の領域が互いに離間した状態で配
設され、これらの領域の各々に、該領域の深さよ
りも浅い深さを持つ前記第１の導電型のソース領
域が複数個形成され、該ソース領域の外縁は、前
記領域の周縁の内側で、かつ、反転可能なシヨー
ト導電チヤネルが形成されるように該周縁から所
定の間隔をおいて離れており、前記離間した各領
域の間には、ゲート電極が配置されたゲート絶縁
層が形成され、このゲート絶縁層は、前記シヨー
ト導電チヤネルに重なり、前記ゲート絶縁層の直
下で、前記離間された各領域の間の直下には、前
記第２の面に向かい垂直方向に伸びる共通導電領
域が形成され、この共通導電領域は、前記第１の
導電型であり、そのドーピング濃度は前記チツプ
のそれよりも高く、かつ、水平方向には一定であ
り、垂直方向には下方へ行くにしたがい減少する
濃度分布を有することを特徴とするものであるか
ら、従来の技術に開示されているMOSFET素子
に比較し、素子のアバランシエエネルギーを最適
なものとし、二次破壊発生の点を解消し、大出力
（ハイパワー）に適したMOSFET素子としてす
ぐれた特性を有するMOSFET素子を提供するこ
とが可能となる優れた効果を奏するものである。
本発明の製造方法でMOSFET素子のベース領
域を多角形状のセル構造とすると、素子の詰め込
み密度を向上すると共にチヤネル巾をより広くし
て、素子における単位面積当りのオン抵抗を低く
することができる。また、深いP+領域の間の間
隔でドーピング濃度を増加すると、深さを減少す
ることができる。これはこの種拡散工程で当然得
られる結果であるが、ブランケツト・インプラン
トが、ソース方向の抵抗を増加させるそのより深
い面積での始めに形成したP+領域を逆ドープす
る傾向にないので本発明では利点となる。すなわ
ち、より深いP+領域の導電性が、ブランケツ
ト・インプラントによつて減少しないものであ
る。さらに、上記した多角形状に加えて、浅いベ
ース領域の間に形成される共通導電領域のドーピ
ング濃度が、Ｎ（-）エピタキシヤルの濃度より高
く、かつ浅いベース領域の濃度より低く形成され
る。共通導電領域のドーピング濃度を浅いベース
領域より低く形成することにより、浅いベース領
域を逆ドープしないようにしてその抵抗を減少さ
せると共に、寄生バイポーラトランジスタの問題
をなくすることができるものである。
【図面の簡単な説明】
第１図は、本発明に関連した参考例として示す
MOSFET素子の半導体ウエフアに形成されてい
る内の１個のものを示す平面図である。第２図
は、第１図のMOSFETのゲートパツド領域にお
けるゲート電極とソース領域の関係を示す拡大断
面図である。第３図は、前記素子を製造する工程
の内の一つの工程におけるソース領域の拡大平面
図である。第４図は、第３図４−４線矢視方向断
面図である。第５図は、第４図に断面で示された
構造部分に、ポリシリコンゲート、ソース電極、
ドレイン電極が形成された状態を示す断面図であ
る。第６図は、第５図に断面を示した構造部分に
おいて、ゲート酸化層の直下における水平方向の
不純物濃度分布を示すグラフである。第７図は、
本発明のMOSFET素子の製造工程におけるマス
キング処理の第１のマスキング処理に使用される
マスクの説明図である。第８図は、第７図のマス
クを用いてゲート酸化層のエツチングを行なつて
形成した小孔を介して注入、拡散処理を行なつた
前記素子の中央領域の断面図である。第９図は、
第２のマスキングとエツチング処理を行なつて、
拡散したP+領域にのみゲート酸化層を残し、注
入N+領域の表面を露出させた状態の断面図であ
る。第１０図は、第９図の状態の構造に、酸化
層、ポリシリコン層、第２の酸化層を形成した状
態を示す断面図である。第１１図は、第３のマス
キング処理を行なうための第３のマスクの説明図
である。第１２ａ図乃至第１２ｅ図は、本発明の
MOSFET素子の数次に分れた製造工程それぞれ
における該素子の周側縁部分の断面構造を示す説
明図である。第１３ａ図乃至第１３ｆ図は、本発
明のMOSFET素子の製造工程において、細長い
ゲートフインガー状端子を形成するための種々の
工程段階における説明図である。第１４図は、第
１１図のマスクを使用したエツチング処理を行な
い、第１０図に示した構造の最上部の酸化層から
平面六角形の領域をエツチングした状態での構造
を示す平面図である。第１５図は、第１４図１４
−１４線矢視方向断面図である。第１６図は、ポ
リシリコン層と、その下位の酸化層にエツチング
処理を施し、平面六角形の露出面を形成した状態
を示す断面図である。第１７図は、前記平面六角
形の露出面に拡散、浸透処理を行ない、リング状
のP+領域を形成した状態を示す断面図である。
第１８図は、第１７図のP+領域にリング状のソ
ース領域を形成し、ゲート電圧の印加により、反
転できる六角形チヤネルを構成するようにした状
態の構造を示す断面図である。第１９図は、本発
明のMOSFET素子におけるゲート酸化層下方の
ドーピング濃度分布を示すグラフである。第２０
図は、第１８図で示した構造に、酸化層、シロツ
クス層ならびに第２１図の第４次マスキング処理
に使用されるマスクを用いて形成したホトレジス
ト層が形成された状態の断面を示す断面図であ
る。第２１図は、第４次マスキング処理に使用さ
れるマスクの説明図である。第２２図は、第２０
図に示した構造に対し、エツチング処理を行なつ
て、リング状のP+領域を覆う酸化層の部分と、
シロツクス層が除去され、前記素子上面全面がア
ルミニウム蒸着膜により覆われて、ソース電極を
形成するようにした状態を示す断面図である。 ２０……Ｎ型ウエフア、２１……N-エピタキ
シヤル領域、２２，２３……Ｐ型領域、２４，２
５……段部領域、２６，２７……N+領域、２８
……導電性N+領域、３０……酸化層、４０，４
１，４２……ポリシリコン層、５０……ソース電
極、１……ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １ 出力用半導体素子の製造方法にして、 (a) 第１層と第２層を有し、該第１層が第１の導
    電型の不純物を注入して、第２層より低い導電
    率を持つ半導体物質のウエフアを用いて、 (b) 前記第１の導電型と正反対の第２の導電型の
    不純物を第１の拡散用窓を介して前記第１層の
    中に導入すると共に、第１層の一定の深さ迄前
    記不純物を熱的にドライブさせて、一定の間隔
    を設けて配置した夫々多角形状をなす複数の深
    いベース領域を形成し、 (c) 該深いベース領域を除いて前記第１層の全表
    面から第１の導電型の不純物を注入して前記深
    いベース領域よりも浅い深さで共通導電領域を
    形成し、該共通導電領域を前記第１層よりも高
    い範囲内のドーピング濃度にして、かつ該ドー
    ピング濃度が第１層の表面と平行な横方向にわ
    たつて一定値にして第１層の下方へ行くに従い
    減少するようになし、 (d) 前記第１層に前記第２の導電型の不純物を第
    ２の拡散用窓を介して導入すると共に前記深い
    ベース領域の深さより浅い深さで不純物を熱的
    にドライブさせて、深いベース領域の各外周縁
    の周りの横方向に夫々浅いベース領域を形成
    し、該浅いベース領域相互間の間隔にある前記
    共通導電領域を前記浅いベース領域よりも低い
    範囲内のドーピング濃度になし、 (e) 第１の導電型の不純物を前記第２の拡散用窓
    を介して前記各浅いベース領域の夫々の中に導
    入して多角形の環状をなす各ソース領域を形成
    し、 (f) 前記共通導電領域の上方で、前記浅いベース
    領域とソース領域の近傍の部分に絶縁層を設
    け、 (g) 該絶縁層の真上にゲート電極を設け、 (h) 前記ソース領域を電気導電物質と接触させて
    ソース電極を形成し、 (i) 前記第２層を電気導電物質と接触させてドレ
    イン電極を形成してなることを特徴とする出力
    用半導体素子の製造方法。 ２ 特許請求の範囲第１項に記載の出力用半導体
    素子の製造方法において、前記第１の導電型の不
    純物はＮ導電型のものであり、かつ、前記第２の
    導電型はＰ導電型のものであることを特徴とする
    もの。 ３ 特許請求の範囲第１項に記載の出力用半導体
    の製造方法において、前記深いベース領域を形成
    する不純物の注入量は５×1013乃至１×1015原
    子／cm2であることを特徴とするもの。 ４ 特許請求の範囲第１項に記載の出力用半導体
    の製造方法において、前記共通導電領域を形成す
    る不純物の注入量は１×1011乃至１×1014原子／
    cm2であることを特徴とするもの。 ５ 特許請求の範囲第１項に記載の出力用半導体
    の製造方法において、前記共通導電領域は、前記
    第１層の表面より下方へ約1μ以上の深さを有す
    ることを特徴とするもの。 ６ 特許請求の範囲第１項に記載の出力用半導体
    の製造方法にして、前記絶縁層は酸化膜で形成
    し、かつ、前記ゲート電極はポリシリコンで形成
    したことを特徴とするもの。
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