JPH0375806A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分舒］ この発明は、複数のプロセッサが全て同和のクロックで
動作するマルチプロセラサシステ１１に関し、特にその
間４’＋＋クロックを得る方式に関するものである。

［従来の技術］ １ｍに、マルチプロセッサシステムにおいては、プロセ
ッサ間でのデータ転送を高速に行なうなどの為に、各プ
ロセッサが同相のクロックで動作することが必要不可欠
となってきている。

第５図は、」二記の同相クロックを得るための手段とし
て、従来より用いられている集中分配方式のシステム構
成図であり、図において、（１ａ）〜（１ｃ）はプロセ
ッサ１〜５、（２）はプロセッサ↓（１ａ）と他の各プ
ロセッサ２（ｌｂ）〜５（ｌｅ）間を結合する信号ケー
ブル、（３）はこのケーブル（２）とプロセッサを結合
させるコネクタを表わしている。

次に動作について説明する。

プロセッサ１（ｌａ）〜プロセッサ５（１，ｅ）の中で
、プロセッサ１（ｌａ）をマスク、他のプロセッサ２（
ｌｂ）〜５（ｌｅ）をスレーブとして、マスクと各スレ
ーブを同じ長さのケーブル（２）を用いて結合し、マス
クから各スレーブへ単一のクロック信号を流す。各スレ
ーブで受けたクロック信号は、マスクから流したクロッ
ク信号（１） （２） よりケーブルＪ（分のデイレイがあるが、マスクと各ス
レーブは同一長のケーブル（２）で接続されているため
、デイレイ分も同じとなり、各ス１ノーブは同位相のク
ロック信号を得ろことができる。

第６図は、各プロセッサにおけるクロック分配部の回路
図であり、同図（ａ）はマスクプロセッサ。

同図（ｂｌは各スレーブプロセッサのものを示している
。図において、（７）はクロックの原信じ・を作る水晶
発振器、（４）はこの水晶発振器（７）により作られた
クロック信号を分配、受信するためのドライバ／レシー
バである。また、（］６）１よ、マスクにおいてもスレ
ーブと同＋−１１のクロックを得るために、スレーブへ
接続したケーブル（２）と同等分のデイレイを得るデイ
レイラインである。

［発明が解決しようとする課題］ 従来のマルチプロセッサシステムは以上のように集中分
配方式を用いているので、マスタースレーブ間を結合す
るケーブルを全て同一長としなければならず、プロセッ
サ数が多くなり、プロセッサ間の距離が長くなる大規模
システムになると、全てのケーブルが一番遠いプロセッ
サまでの長さとなる。また、プロセッサ数が増えた場合
、マスクプロセッサの回路変更が必要となり、プロセッ
サ数の変更に柔軟に対応できないなどの問題があった。

この発明は−［１記のような問題点を解決するためにな
されたもので、ケーブルは隣接するプロセッサ間だけを
仔意の長さで接続できるとともに、プロセッサ数の増減
に対しても回路変更なしに柔軟に対応できるマルチプロ
セッサシステムを得ることを目的とする。

［課題を解決するための手段］ この発明に係るマルチプロセッサシステムは、各プロセ
ッサを２重の信号ケーブルでリング状に結合して同一ク
ロック信号をそれぞれ反対方向に流すとともに、各プロ
セッサに、受け取った２つの位相の異なるクロック信Ｚ
の中間位相のグロック信号を生成して各プロセッサ同相
のクロック信号を得る同相クロック生成部を備えたもの
であ（３） （４） る。

［作用］ この発明においては、各プロセッサ間を２重の信号ケー
ブルでリング状に結合し、一方のケーブルは時計回り、
もう一方のケーブルは反時計１１ｒＩりに同−クロック
信号を流す分配方式をとり、この分配方式によりそれぞ
れのプロセッサで畳け」反った２つの位相の異なるクロ
ック信号ンの中間（＋７相のクロック信号を同相クロソ
ク生成部で生成して、各プロセッサ同相のクロック信号
を得る。

［実施例］ 以ｆ、この発明の一実施例を第１図ないし第４図に基づ
いて説明する。

第１図は本発明によるマルチプロセッサシステムの一実
施例を示すシステム構成国であり、図において、（１ａ
）〜（１ｅ）はプロセッサ１〜５、（２Ａ）、（２Ｂ）
は各プロセッサ間を２重にリング状に結合してマスクか
らスレーブに同一・クロック信号をそれぞれ反対方向に
流すための信号ケーブル、（３）はこのケーブルとプロ
セッサを結合するためのコネクタを表わす。図中、Ｏｕ
　ｆ；　Ａ−丁ｎＡのｊ１喰にケーブル（２Ａ）でリン
グ状に結合された時計まわりのラインをＡライン、その
Ａラインを流れているクロックをＡクロックと呼び、同
様にＯｕ　ｔ　ｎ　−Ｉ　ｎ　Ｈの順にケーブル（２Ｂ
）で結合された反時計まわりのラインをＢライン、その
Ｂラインを流れているクロックをＢクロックと呼ぶ。こ
こで、同一プロセッサ間を結合しているＡラインとＢラ
イン、すなわち一対のケーブル（２Ａ）、（２Ｂ）は同
一長でなければならない。

次しこ各プロセッサで受け取ったＡクロッグ、　Ｂクロ
ックの特性について、第２図のタイミングチャー１〜を
用いて説明する。図中、Ｄ　ｌはプロセッサ１（ｌａ）
とプロセッサ２（ｌｂ）を結合しているケーブル（２Ａ
）、（２Ｂ）のデイレイ分を表わし、同様に、Ｄ２はプ
ロセッサ２（ｌｂ）とプロセッサ３（ｌｃ）間、Ｄ３は
プロセッサ３（１ｃ）とプロセッサ４−（ｌｄ）間、Ｄ
４はプロセッサ４　（ｌｄ）とプロセッサ５（ｌｅ）間
、Ｄ（５） （６） ５はプロセッサ５（］、ｅ）とプロセッサ１（ｌａ）間
のデイレイ分をそれぞれ表わす。各プロセッサで受け取
ったＡクロックとＢクロックの中間位相のクロックは、
図中の中間クロックＡもしくは中間クロックＢに必す一
致する。

第３図、第４図は、」１記特性を利用して同相クロック
を得る回路の一実施例で、第３図はクロック分配部、第
４図は同相クロノタ生底部の回路図をそれぞれ示してい
る。第３図において、（３）はクロック信号の送受端と
なるコネクタ、（４）はこのクロック信号を他のプロセ
ッサにドライブするドライバ／レシーバを表オ）してい
る。また、（５）は、そのプロセッサがマスクとして動
作するかスレーブとして動作するかといった状態を保持
しているモードフラク、（６）はこのモー１〜フラグ（
５）により、水晶発振器（７）で作られたマスタクロッ
クを通すか、外部から受け取ったクロックを通すかを選
択するセレクタである。プロセッサがマスクの場合、す
なわち第１図のプロセッサ１　（ｌａ）の場合、Ａクロ
ックは自身の水晶発振器（７）で作られたクロック、お
クロックは自身の水晶発振器（７）で作られたクロック
がＢラインを１周してきたクロックとなる。また、スレ
ーブの場合、すなわち第１図のプロセッサ２（１ｂ）〜
プロセッサ５（ｌｅ）の場合には、それぞれＡライン、
Ｒラインより受け取ったクロックがＡクロック、　Ｔ３
クロックとなる。第３同のクロック分配部（２０）で受
け取ったＡクロック、Ｂクロックは、第４図の同相クロ
ック生成部（３０）に渡される。

第４図に村いて、Ａグロック、Ｂクロックは、それぞれ
半周期用シフトした点を中心にＡクロックは十方向に、
Ｂクロックは一方向に等間隔のデイレイでシフ１へし、
いくつかの対称的なＡクロックと１３クロツクのペアを
生成する。これは、３個のデイレイライン（８）で実現
している。次に、このペアをそれぞれ排他的論理和回路
（９）。

積分器（］０）及びＡ／Ｄ変換器（］］）に通す。

いくつかのペアの中で一番位相の合っているものの出力
が最小となるため、これを最小値検出回路（７） （８） （１２）で検出して、対応するセータ１−信号をセレク
タ（１３）に出力する。セレクタ　（１３）では、最小
値検出回路（１２）より受けたセレク１−信夛−に応じ
たクロック信−弓を選択して出力する。。

このクロック信号は、第２図における中間クロックＡま
たは中間クロック丁３となり、このどちらでも１重４周
期分位相をずらしたものと、それ白身の排他的論理和回
路をとることで、同和クロックを４１）ることかできる
。これは、’Ｉ’　／　４のデイレイライン（１４）と
排他的論理和回路（１５）により丈現している。

なお、」−記実施例では、デイレイライン、排他的論理
和回路、積分器、Ａ／Ｉ）変換器等を用いて同相クロッ
ク生成部（３０）の回路を実現したものを示したが、Ａ
クロック、Ｂクロックを直接高速のＡ　／　Ｄ変換器に
通し、そのデータから中間位相を検出する回路であって
も良い。

また、プロセッサ間を直接リング状に結合した例を示し
たが、リングから２重線の枝を出して結合させても良い
。

［発明の効果］ 以」二のように、この発明によれば、各プロセッサを２
重の信号ケーブルでリング状に結合して同−クロック信
号をそれぞれ反対方向に流すとともに、各プロセッサに
、受け取った２つの位相の異なるクロック信号の中間位
相のクロック信号を生成して各プロセッサ同相のクロッ
ク信号を得る同相クロック生戊部を備えたことしこより
、大規模システムにおいてもケーブルの長さを極力短く
することができ、かつ、プロセッサ数が増えても回路を
変更する必要がなく、リングを大きくしていくだけで良
いといった効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプロセッサ間結合を
示すシステム構成図、第２図は実施例におけるクロック
の位相関係を説明するためのタイミングチャーｈ、第３
図は実施例におけるクロック分配部の回路図、第４図は
実施例における同相クロック生成部の回路図、第５図は
従来よりの集中分配方式のプロセッサ間結合を示すシス
テム構（９） （１０） 成図、第６図は従来のクロック分配部を示す回路図であ
る。 （１ａ）〜（］ｅ）はプロセッサ１〜５、（２Ａ）、（
２Ｂ）は信号ケーブル、（３）はコネクタ、（２０）は
クロック分配部、（３０）は同相クロソク生戊部。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサから成るマルチプロセッサシステムに
   おいて、 各プロセッサを２重の信号ケーブルでリング状に結合し
   て同一クロック信号をそれぞれ反対方向に流すとともに
   、各プロセッサに、受け取った２つの位相の異なるクロ
   ック信号の中間位相のクロック信号を生成して各プロセ
   ッサ同相のクロック信号を得る同相クロック生成部を備
   えたことを特徴とするマルチプロセッサシステム。