JPH038373A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH038373A JPH038373A JP1144910A JP14491089A JPH038373A JP H038373 A JPH038373 A JP H038373A JP 1144910 A JP1144910 A JP 1144910A JP 14491089 A JP14491089 A JP 14491089A JP H038373 A JPH038373 A JP H038373A
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- JP
- Japan
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- drain
- surge
- mosfet
- diode
- effect transistor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの特性改善に関し特
に、ドレイン・ソース間に印加されたサージに対し破壊
耐量を大幅に向上できる縦型電界効果トランジスタに関
する。
に、ドレイン・ソース間に印加されたサージに対し破壊
耐量を大幅に向上できる縦型電界効果トランジスタに関
する。
従来、この種の縦型電界効果トランジスタは、ドレイン
・ソース間に印加されたサージを吸収するためＭＯＳＦ
ＥＴのセル領域の外側にダイオードを形成した縦型電界
効果トランジスタがある。
・ソース間に印加されたサージを吸収するためＭＯＳＦ
ＥＴのセル領域の外側にダイオードを形成した縦型電界
効果トランジスタがある。
第３図（ａ）は従来の縦型電界効果トランジスタの平面
図である。第３図（ａ）に於てサージ吸収用ダイオード
１はＭＯＳＦＥＴのセル領域２の外側に形成され、ゲー
トパット３．ゲートパット−４、ソースパット５の下部
にも形成される場合がある。
図である。第３図（ａ）に於てサージ吸収用ダイオード
１はＭＯＳＦＥＴのセル領域２の外側に形成され、ゲー
トパット３．ゲートパット−４、ソースパット５の下部
にも形成される場合がある。
第３図（ｂ）は第３図（ａ）のＸ−Ｘに沿った縦断面図
である。サージ吸収用ダイオード１９のアノード層９は
ＭＯＳＦＥＴのＰイー３層１０と同時あるいはＰイー３
層１０の形成に先立って形成される。
である。サージ吸収用ダイオード１９のアノード層９は
ＭＯＳＦＥＴのＰイー３層１０と同時あるいはＰイー３
層１０の形成に先立って形成される。
ドレイン・ソース間耐圧が３０Ｖを超える場合、ドレイ
ン・ソース間耐圧は主にＮ−ドレイン８の抵抗率及び厚
さにより決まるため、ＭＯＳＦＥＴ部の耐圧とサージ吸
収用ダイオード１９の耐圧はほぼ同程度となる。ドレイ
ン・ソース間耐圧が約８０Ｖの場合Ｎ−ドレイン８の抵
抗率は約１Ω口（５Ｘ １０ ”／ｄ）、厚さは約１２
μｍである。
ン・ソース間耐圧は主にＮ−ドレイン８の抵抗率及び厚
さにより決まるため、ＭＯＳＦＥＴ部の耐圧とサージ吸
収用ダイオード１９の耐圧はほぼ同程度となる。ドレイ
ン・ソース間耐圧が約８０Ｖの場合Ｎ−ドレイン８の抵
抗率は約１Ω口（５Ｘ １０ ”／ｄ）、厚さは約１２
μｍである。
上述した従来技術の縦型電界効果トランジスタではサー
ジ吸収用ダイオード１９とＭＯ８ＦＥＴ２０の耐圧がほ
ぼ等しいので、ドレイン・ソース間にサージが印加され
た場合、サージ吸収用ダイオード１９とＭＯ８ＦＥＴ２
０のブレークダウンがほぼ同時に起こり、ブレークダウ
ン電流がＭＯ８ＦＥＴ２０にも流りてしまい、ＭＯ８Ｆ
ＥＴ２０に寄生的に存在するバイポーラトランジスタ２
１がターンオンン破壊しやすいという欠点がある。
ジ吸収用ダイオード１９とＭＯ８ＦＥＴ２０の耐圧がほ
ぼ等しいので、ドレイン・ソース間にサージが印加され
た場合、サージ吸収用ダイオード１９とＭＯ８ＦＥＴ２
０のブレークダウンがほぼ同時に起こり、ブレークダウ
ン電流がＭＯ８ＦＥＴ２０にも流りてしまい、ＭＯ８Ｆ
ＥＴ２０に寄生的に存在するバイポーラトランジスタ２
１がターンオンン破壊しやすいという欠点がある。
なお、通常フレークダウン電流工、による電圧降下（Ｒ
１１（ベース抵抗）ＸＩＢ）が約０．６ｖを超えるとバ
イポーラトランジスタ２１がターンオンンてしまう。バ
イポーラトランジスタは熱暴走に対し正の温度係数を持
つため１個のＭＯ８ＦＥＴセルで寄生バイポーラトラン
ジスタがターンオンンてしまうと電流集中、熱暴走が起
こり破壊してしまう。
１１（ベース抵抗）ＸＩＢ）が約０．６ｖを超えるとバ
イポーラトランジスタ２１がターンオンンてしまう。バ
イポーラトランジスタは熱暴走に対し正の温度係数を持
つため１個のＭＯ８ＦＥＴセルで寄生バイポーラトラン
ジスタがターンオンンてしまうと電流集中、熱暴走が起
こり破壊してしまう。
〔課題を解決するための手段〕
本発明の縦型電界効果トランジスタは、ＭＯＳＦＥＴの
セル領域の外側にＭＯＳＦＥＴのブレークダウン耐圧よ
りは低いサージ吸収用ダイオードを有している。
セル領域の外側にＭＯＳＦＥＴのブレークダウン耐圧よ
りは低いサージ吸収用ダイオードを有している。
本発明においては、ＭＯＳＦＥＴのセル領域の外側のサ
ージ吸収用ダイオード形成領域のドレイン表面の濃度を
高くすることによりサージ吸収用ダイオードの耐圧をＭ
ＯＳＦＥＴの耐圧よりも低くしている。従って、ドレイ
ン・ソース間に印加されたサージによるブレークダウン
電流が主にサージ吸収用ダイオードに流れ、ＭＯＳＦＥ
Ｔに流れないためサージ破壊耐量が大幅向上するという
相違点を有する。
ージ吸収用ダイオード形成領域のドレイン表面の濃度を
高くすることによりサージ吸収用ダイオードの耐圧をＭ
ＯＳＦＥＴの耐圧よりも低くしている。従って、ドレイ
ン・ソース間に印加されたサージによるブレークダウン
電流が主にサージ吸収用ダイオードに流れ、ＭＯＳＦＥ
Ｔに流れないためサージ破壊耐量が大幅向上するという
相違点を有する。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の平面図である。サー
ジ吸収用ダイオード１はセル領域２の外側の部分にのみ
形成される。
ジ吸収用ダイオード１はセル領域２の外側の部分にのみ
形成される。
第１図（ｂ）は第１図（ａ）のＹ−Ｙに沿った縦断面図
である。サージ吸収用ダイオード２２はＭＯ３ＦＥＴ２
０よりも耐圧を低くするためＰウェル層９の外側６に於
てＮ−ドレイン８の表面部２１をリンの拡散あるいはイ
オン注入によりＮ−ドレイン８よりも高濃度にされる。
である。サージ吸収用ダイオード２２はＭＯ３ＦＥＴ２
０よりも耐圧を低くするためＰウェル層９の外側６に於
てＮ−ドレイン８の表面部２１をリンの拡散あるいはイ
オン注入によりＮ−ドレイン８よりも高濃度にされる。
第２図（ａ）〜（ｇ）は本発明の縦型電界効果トランジ
スタを形成するための工程を示す例であり、６０Ｖ耐圧
の場合ではドレイン基板としては２×１０ ”／ａｔ！
程度にアンチモンがドープされたＮ＋シリコン基板７に
１Ωｃｍ（約５．６ Ｘ １０ ”／ＣＩ＋り程度にリ
ンがドープされた厚さ約１２μｍのエピタキシャル層（
Ｎ−ドレイン）８が形成されたものが用いられる。
スタを形成するための工程を示す例であり、６０Ｖ耐圧
の場合ではドレイン基板としては２×１０ ”／ａｔ！
程度にアンチモンがドープされたＮ＋シリコン基板７に
１Ωｃｍ（約５．６ Ｘ １０ ”／ＣＩ＋り程度にリ
ンがドープされた厚さ約１２μｍのエピタキシャル層（
Ｎ−ドレイン）８が形成されたものが用いられる。
第２図（ａ）はＮ′″ドレイン８の表面部２１をＮ−ド
レイン８よりも高濃度にするための工程であり、フォト
レジスト工程で拡散用の窓２３を形成した後リンを打込
みエネルギー１２０ＫｅＶ、 ドーズ量７ Ｘ １０
”／ｌｒｉ程度でイオン注入することにより８層２１
を形成する。全ての拡散工程終了後では８層２１の表面
濃度は約９ Ｘ １０ ”／ａ＋ｔ、深さは約３．０μ
ｍ程度である。
レイン８よりも高濃度にするための工程であり、フォト
レジスト工程で拡散用の窓２３を形成した後リンを打込
みエネルギー１２０ＫｅＶ、 ドーズ量７ Ｘ １０
”／ｌｒｉ程度でイオン注入することにより８層２１
を形成する。全ての拡散工程終了後では８層２１の表面
濃度は約９ Ｘ １０ ”／ａ＋ｔ、深さは約３．０μ
ｍ程度である。
第２図（ｂ）はサージ吸収用ダイオード２２の７ノ−Ｆ
層９を形成するための工程でフォトレジスト工程で拡散
用の窓２４を形成した後ポロンを打込みエネルギー７０
ＫｅＶ、 ドーズ量８Ｘ１０”／ｄ程度でイオン注入
することによりアノード層９が形成される。７ノ一ド層
９はＭＯ８ＦＥＴＯ２０のベース抵抗の低減、ドレイン
・ソース間耐圧の向上のためＭＯ８ＦＥＴ２０にも形成
される場合もある。全ての拡散工程終了後ではアノード
層９０表面濃度は約Ｉ Ｘ １０ ”／ｃｌ、深さは約
４μｍである。
層９を形成するための工程でフォトレジスト工程で拡散
用の窓２４を形成した後ポロンを打込みエネルギー７０
ＫｅＶ、 ドーズ量８Ｘ１０”／ｄ程度でイオン注入
することによりアノード層９が形成される。７ノ一ド層
９はＭＯ８ＦＥＴＯ２０のベース抵抗の低減、ドレイン
・ソース間耐圧の向上のためＭＯ８ＦＥＴ２０にも形成
される場合もある。全ての拡散工程終了後ではアノード
層９０表面濃度は約Ｉ Ｘ １０ ”／ｃｌ、深さは約
４μｍである。
第２図（ｃ）は厚さ約５００人のゲート酸化膜１３を選
択的に形成するための工程、第２図（ｄ）はゲート電極
としてのポリシリコン層１４を選択するための工程であ
る。ポリシリコン層１４は５Ｘ Ｉ Ｑ ”／ａ＆程度
にリンをドープした厚さ約０．６μのＮ形のものが用い
られる。
択的に形成するための工程、第２図（ｄ）はゲート電極
としてのポリシリコン層１４を選択するための工程であ
る。ポリシリコン層１４は５Ｘ Ｉ Ｑ ”／ａ＆程度
にリンをドープした厚さ約０．６μのＮ形のものが用い
られる。
第２図（ｄ）はＭＯ８ＦＥＴ２０のベース層１０を形成
するための工程でありポーンを打込みエネルギー約７０
ＫｅＶ、 ドーズ量約８Ｘ１０”／Ｃ１１！のイオン
注入後窒素雰囲気で温度１２００℃で約１時間の押込み
を行うことによりベース層１０を形成する。この場合ベ
ース層１０の表面濃度は約５ Ｘ １０ ′７／ａｎｔ
、深さ約３．５ μｍである。
するための工程でありポーンを打込みエネルギー約７０
ＫｅＶ、 ドーズ量約８Ｘ１０”／Ｃ１１！のイオン
注入後窒素雰囲気で温度１２００℃で約１時間の押込み
を行うことによりベース層１０を形成する。この場合ベ
ース層１０の表面濃度は約５ Ｘ １０ ′７／ａｎｔ
、深さ約３．５ μｍである。
第２図（ｅ）はソース層１１を選択的に形成するための
工程であり、フォトレジスト工程により、アルミニウム
あるいは酸化膜あるいはポリシリコンが選択的に残され
、イオン注入あるいは拡散のマスク材として用いられる
。ソース層１１はリンを打込みエネルギー約８０ＫｅＶ
、 ドーズ量的５Ｘ １０１６／ｃｄのイオン注入後
窒素雰囲気で温度的１０００℃で約３０分アニールして
形成される。
工程であり、フォトレジスト工程により、アルミニウム
あるいは酸化膜あるいはポリシリコンが選択的に残され
、イオン注入あるいは拡散のマスク材として用いられる
。ソース層１１はリンを打込みエネルギー約８０ＫｅＶ
、 ドーズ量的５Ｘ １０１６／ｃｄのイオン注入後
窒素雰囲気で温度的１０００℃で約３０分アニールして
形成される。
この場合ソース層１１の表面濃度は約ｌＸｌ０”／−１
深さは約１．０μｍである。
深さは約１．０μｍである。
第２図（「）は層間絶縁膜１５、及びコンタクトホール
を形成するための工程で層間絶縁膜１５としてはリンを
８モル程度含んだ厚さ約５００００程度の酸化膜をＣＶ
Ｄにより形成したものを用いる。またコンタクトホール
はウェットあるいはドライエツチングによる酸化膜エツ
チングにより形成される。
を形成するための工程で層間絶縁膜１５としてはリンを
８モル程度含んだ厚さ約５００００程度の酸化膜をＣＶ
Ｄにより形成したものを用いる。またコンタクトホール
はウェットあるいはドライエツチングによる酸化膜エツ
チングにより形成される。
第２図（ｇ）はソース電極としてのアルミニウム１６、
ＥＱ１７．ゲート電極（ポリシリコンゲートとコンタク
トされている）を選択的に形成する工程であり、アルミ
ニウムを蒸着あるいはスパッタにより厚さ約３．５μｍ
つけて選択的にエツチングすることにより各電極のパタ
ーンを得る。この後裏面にドレイン電極１８としてＡｇ
を主体とする金属層が蒸着により形成される。
ＥＱ１７．ゲート電極（ポリシリコンゲートとコンタク
トされている）を選択的に形成する工程であり、アルミ
ニウムを蒸着あるいはスパッタにより厚さ約３．５μｍ
つけて選択的にエツチングすることにより各電極のパタ
ーンを得る。この後裏面にドレイン電極１８としてＡｇ
を主体とする金属層が蒸着により形成される。
なお、以上はｎチャネル型の縦型電界効果トランジスタ
の場合について述べたが、本発明はｐチャネル型の縦型
電界効果トランジスタについても同様に適用できる。
の場合について述べたが、本発明はｐチャネル型の縦型
電界効果トランジスタについても同様に適用できる。
以上説明したように本発明は、ＭＯＳＦＥＴのセル領域
の外側にＭＯＳＦＥＴのドレイン・ソース間耐圧よりも
低いサージ吸収用ダイオードを内蔵させることにより、
ドレイン・ソース間に印加されたサージによるブレーク
ダウン電流をこのサージ吸収用ダイオードのみに流すこ
とにより、ＭＯＳＦＥＴに寄生的に存在するバイポーラ
トランジスタがターンオンせず、サージ破壊耐量を大幅
に向上できる効果がある。
の外側にＭＯＳＦＥＴのドレイン・ソース間耐圧よりも
低いサージ吸収用ダイオードを内蔵させることにより、
ドレイン・ソース間に印加されたサージによるブレーク
ダウン電流をこのサージ吸収用ダイオードのみに流すこ
とにより、ＭＯＳＦＥＴに寄生的に存在するバイポーラ
トランジスタがターンオンせず、サージ破壊耐量を大幅
に向上できる効果がある。
第１図（ａ）は本発明の縦型電界効果トランジスタの平
面図、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線に沿った
縦断面図、第２図（ａ）〜（ｇ）は本発明の縦型電界効
果トランジスタの製造工程を示す縦断面図、第３図（ａ
）は従来の縦型電界効果トランジスタの平面図、第３図
（ｂ）は第３図（ａ）のＸ−Ｘ線に沿った縦断面図であ
る。 １・・・・・・サージ吸収用ダイオード（従来例）、２
・・・・・・ＭＯＳＦＥＴＯのセル領域、３・・・・・
・ゲートバット、４・・・・・・ゲートフィンガー ５
・・・・・・ソースバット、６・・・・・・サージ吸収
用ダイオード（本発明）、７・・・・・・Ｎ＋ドレイン
、８・・・・・・Ｎ−ドレイン、９・・・・・・Ｐウェ
ル（７ノード）、９’・・・・・・ｐウェル、ｌＯ・・
・・・・Ｐベース、１１・・・・・・Ｎ＋ソース、１１
′・・・・・・Ｎ層層、１２・・・・・・酸化膜、１３
・・・・・・ゲート酸化膜、１４・・・・・・ゲート電
極（ポリシリコン）、１５・・・・・・層間絶縁膜、１
６・・・・・・ソース電極、１７・・・・・・ＥＱＲ（
Ｐアルミニウム）、１８・・・・・・ドレイン電極（Ａ
ｇ）、１９・・・・・・サージ吸収用ダイオード（従来
例）、２０・・・・・・ＭＯＳＦＥＴ部、２１・・・・
・・Ｎ層、２２・・・・・・サージ吸収用ダイオード（
本発明）。
面図、第１図（ｂ）は第１図（ａ）のＹ−Ｙ線に沿った
縦断面図、第２図（ａ）〜（ｇ）は本発明の縦型電界効
果トランジスタの製造工程を示す縦断面図、第３図（ａ
）は従来の縦型電界効果トランジスタの平面図、第３図
（ｂ）は第３図（ａ）のＸ−Ｘ線に沿った縦断面図であ
る。 １・・・・・・サージ吸収用ダイオード（従来例）、２
・・・・・・ＭＯＳＦＥＴＯのセル領域、３・・・・・
・ゲートバット、４・・・・・・ゲートフィンガー ５
・・・・・・ソースバット、６・・・・・・サージ吸収
用ダイオード（本発明）、７・・・・・・Ｎ＋ドレイン
、８・・・・・・Ｎ−ドレイン、９・・・・・・Ｐウェ
ル（７ノード）、９’・・・・・・ｐウェル、ｌＯ・・
・・・・Ｐベース、１１・・・・・・Ｎ＋ソース、１１
′・・・・・・Ｎ層層、１２・・・・・・酸化膜、１３
・・・・・・ゲート酸化膜、１４・・・・・・ゲート電
極（ポリシリコン）、１５・・・・・・層間絶縁膜、１
６・・・・・・ソース電極、１７・・・・・・ＥＱＲ（
Ｐアルミニウム）、１８・・・・・・ドレイン電極（Ａ
ｇ）、１９・・・・・・サージ吸収用ダイオード（従来
例）、２０・・・・・・ＭＯＳＦＥＴ部、２１・・・・
・・Ｎ層、２２・・・・・・サージ吸収用ダイオード（
本発明）。
Claims (1)
- 表面にソース及びゲート、裏面にドレインを有する縦型
電界効果トランジスタに於て前記ソース及び前記ドレイ
ンの間に縦型電界効果トランジスタよりは耐圧の低いダ
イオードを内蔵した事を特徴とする縦型電界効果トラン
ジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144910A JPH038373A (ja) | 1989-06-06 | 1989-06-06 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144910A JPH038373A (ja) | 1989-06-06 | 1989-06-06 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038373A true JPH038373A (ja) | 1991-01-16 |
Family
ID=15373123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144910A Pending JPH038373A (ja) | 1989-06-06 | 1989-06-06 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
| US6855981B2 (en) | 2001-08-29 | 2005-02-15 | Denso Corporation | Silicon carbide power device having protective diode |
-
1989
- 1989-06-06 JP JP1144910A patent/JPH038373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472771A (ja) * | 1990-07-13 | 1992-03-06 | Matsushita Electron Corp | Ｍｏｓｆｅｔ |
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
| US6855981B2 (en) | 2001-08-29 | 2005-02-15 | Denso Corporation | Silicon carbide power device having protective diode |
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