JPH0393271A - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は高融点金属をゲート電極材料として用いたＭ
ＯＳ型半導体装置に関する。
（従来の技術） ＭＯＳ　　ＦＥＴのゲート電極は、電極自体が持つ抵抗
を低減するため、一般に金属材料を用いて構成されてい
る。特に、ゲート電極に対し自己整合的にソース，ドレ
イン領域を構成するＭＯＳＦＥＴでは、ソース，ドレイ
ン拡散の際の高温工程によるゲート電極の溶融を防止す
るため、高融点金属を用いてゲート電極を構成している
。しかしながら、高融点金属によるゲートＴｈ極は、１
０００℃以上の高温になると、ゲート絶縁膜から剥がれ
易くなるという問題がある。
そこで従来では、上記のようなゲート電極の剥がれや、
ゲート電極の酸化等を防ぐ目的で、例えば第６図の断面
図に示すような素子構造のＭＯＳＦＥＴが使用されてい
る。第６図において、３ｌはＰ！１２のシリコン半導体
基板であり、この基板３ｌ上にはゲート酸化膜３２が形
成されている。さらにこの基板３ｌ上のゲート領域に対
応した位置には、第１の高融点金属シリサイド層８３、
高融点金属層３４及び第２の高融点金属シリサイド層３
５からなる三層構造のゲート電極３Ｂが設けられている
。また、基板３ｌ内にはソース．ドレイン領域となるＮ
十型拡散層３７．　３８が形成されている。
ここで、上記三層構造のゲート電極３６の各層の幅、す
なわち、ＭＯＳ　　ＦＥＴのチャネル長方向と平行な方
向における長さが全て同じか、もしくはサイドエツチン
ングの影響等により、図示のように上層に行く程小さく
なる構造となっている。
（発明が解決しようとする課＠） ところで、第６図のような構造では、最も幅が大きい第
１の高融点金属シリサイド層３３によってゲート領域が
決定されるため、この層３３の幅は所定の大きさ以下に
小さくすることはできない。
また、ゲート容量の値は基板３ｌに最も近い第１の高融
点金属シリサイド層３３の幅によって決定されるため、
ゲート容量の値を一定値以下にすることはできない。さ
らにゲート電極の抵抗値は最も抵抗率の低い高融点金属
層３４の抵抗値によって決定されるものであるが、この
層３４の幅がサイドエツチンングの影響等により、第１
の高融点金篇シリサイド層３３の幅よりも小さくなって
しまうので、その分、ゲート抵抗値が高くなる。このた
め、従来のＭＯＳ　　ＦＥＴは高周波特性に不利となる
問題がある。
この発明は、上記のような事情を考慮してなされたもの
であり、その目的は、高温工程に耐え、しかも高周波特
性に優れたＭＯＳ型半導体装置を提供することにある。
［発明゜の構或］ （課題を解決するための手段と作用） この発明のＭＯＳ型半導体装置は、半導体のゲート領域
上にゲート絶縁膜を介して設けられた高融点金属シリサ
イド層とこの高融点金属シリサイド層上に設けられた高
融点金属層とから構成されたゲート電極とを備え、上記
高融点金属層の幅が上記高融点金属シリサイド層の幅よ
りも大きくされてなることを特徴とする。
上記ＭＯＳ型半導体装置によれば、抵抗率の低い高融点
金属層の幅を大きくすることによってゲート抵抗値を低
くすることができ、ゲート絶縁膜の直ぐ上の高融点金属
シリサイド層の幅を小さくすることによって、ゲート容
量値を小さくことができる。
さらにこの発明のＭＯＳ型半導体装置は、半導体基板の
ゲート領域上にゲート絶縁膜を介して設けられた第１の
高融点金属シリサイド層と、上記第１の高融点金属シリ
サイド層上に設けられた高融点金属層と、上記高融点金
属層上に設けられた第２の高融点金属シリサイド層とか
ら構威されたゲート電極とを備え、上記高融点金属層の
幅が上記第１の高融点金属シリサイド層の幅よりも大き
くされてなることを特徴とする。
上記ＭＯＳ型半導体装置によれば、抵抗率の低い高融点
金属層の幅を大きくすることによってゲート抵抗値を低
くすることができ、第１の高融点金属シリサイド層の幅
を小さくすることによってゲート容量値を小さくことが
できる。また、この発明では、高融点金属層上に第２の
高融点金属シリサイド層を設けることによって、高融点
金属層の酸化を防止することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の一実施例によるＭＯＳＦＥＴの素子
構造を示す断面図である。図において、ＩＩはＰ型のシ
リコン半導体基板である。この基板１１上にはゲート酸
化膜ｌ２が形成されている。
さらに上記基板１１上のゲート領域に対応した位置には
、膜厚が例えば１０００入の第１の高融点金属シリサイ
ド層、例えばモリブデン●シリサイド層（ＭｏＳ．ｉ）
１３、膜厚が例えば２０００入の高融点金属層、例えば
金属モリブデン（ＭＯ）層ｌ４及び膜厚が例えば１００
０入の第２の高融点金属シリサイド層、例えばモリブデ
ン・シリサイド層ｌ５からなる三層構造のゲート電極１
Ｂが設けられている。また、基板１１内にはソース，ド
レイン領域となるＮ十型拡散層１７．　１８が形成され
ている。
ここで、上記三層構造のゲート電極ＩＢの各層の幅、す
なわち、ＭＯＳ　　ＦＥＴのチャネル長方向と平行な方
向における長さは、図示のようにモリブデン・シリサイ
ド層ｌ３の幅が金属モリブデン層ｌ４の幅よりも小さく
なるように設定されている。
このような構造のゲート電極を有するＭＯＳＦＥＴでは
、金属モリブデン層ｌ４とゲート酸化膜１２との間に第
１のモリブデン・シリサイド層Ｉ３が介在しているため
、上記Ｎ十型拡散層１７．　１８を形或するときの高温
工程の際にも、金属モリブデン層１４が剥がれる恐れは
ない。
また、ゲート領域の幅は半導体基板ｌｌ上に形成するゲ
ート電極１Ｂの幅によって決定されるものであり、この
ゲート領域の幅はさらにソース，ドレイン領域となるＮ
十型拡散層１７．　１８相互間の距離に対応するもので
ある。そして、この間の距離は、イオン注入法等により
両領域を形或する場合、実質的なイオン注入用のマスク
となる金属モリプデン層ｌ４の幅に応じたものとなる。
このため、ゲート電極１８のうち、金属モリブデン層ｌ
４がゲート領域に対応した幅を持っていればよく、第１
のモリブデン●シリサイド層ｌ３の幅はこれよりも小さ
くすることができる。前記のように、このような構造の
ＭＯＳ　　ＦＥＴにおけるゲート容量の値は、ゲート電
極１Ｂの最下層にある第１のモリブデン・シリサイド層
ｌ３の幅に応じて決定されるものであるから、上記実施
例のＭＯＳ　　ＦＥＴではこの層の幅が小さいためにゲ
ート容量を十分に低減することができる。
また、ゲート電極の抵抗値は最も抵抗率の低い金属モリ
ブデン層ｌ４の抵抗値によって決定されるものであり、
上記実施例のＭＯＳ　　ＦＥＴでは、この層ｌ４の幅を
大きくすることができるため、ゲート抵抗値の低減化も
図ることができる。このため、ゲート容量の低減化とあ
いまって、高周波特性に優れたものとなる。
次に上記のような構造のＭＯＳ　　ＦＥＴを製造する際
の製造工程を以下に説明する。まず、第２図（ａ）に示
すように、基板１１上に酸化法によってゲート酸化膜ｌ
２を形成した後、真空蒸着法によって第１のモリブデン
・シリサイド層ｌ３、金属モリブデン層ｌ４及び第２の
モリブデン・シリサイド層ｌ５を順次堆積し、続いて全
面にフォトレジスト膜ｌ９を彼着させ、この後、露光、
現像処理を行ってゲート領域に対応した位置にこのフォ
トレジスト膜ｌ９を残す。
次に第２図（ｂ）に示すように、上記フォトレジスト膜
１９をマスクに用いて、上記第１のモリブデン・シリサ
イド層１３、金属モリブデン層ｌ４及び第２のモリブデ
ン・シリサイド層ｌ５からなる三層構造の膜をＣＤＥ　
（ケミカル・ドライ●エッチング）によりエッチングす
る。このエッチングの際には、ＣＦ．ガスが１００　（
ＳＣＣＭ）　、０２ガスが１５０　（ＳＣＣＭ）の流量
比にされ、高周波電力は２８０〜３５０Ｗに設定される
。このようなエッチング方法及びエッチング条件でエッ
チングを行うことにより、図示のような形状のゲート電
極１Ｂが形成される。
この後、図示しないが上記エッチングの際に使用したフ
ォトレジスト膜ｌ９を剥離し、続いて上記ゲート電極ｔ
ｅをマスクに使用したイオン注入法により、基板１１の
表面にＮ型の不純物、例えばヒ素（Ａｓ）を注入し、こ
の後の熱工程により活性化して前記第１図に示すような
構造を得る。
このような方法により、設計値で２μｍのゲート領域を
形威しようとした場合、第１のモリブデン・シリサイド
層ｌ３の幅が１．８２μｍ１金属モリブデン層１４の幅
が２．２１μｍ，第２のモリブデン●シリサイド層ｌ５
の幅が１．４７μｍとなった。なお、各層の膜厚は前記
と同様にそれぞれ１０００λ、２０００λ、１０００大
とした。
これに対し、前記第６図のような従来のＭＯＳＦＥＴで
設計値を２μｍとした場合、第１の高融点金属シリサイ
ド層３３、高融点金属層３４及び第２の高融点金属シリ
サイド層３５の幅はそれぞれ、２．２μｍ，２．０２μ
ｍ％　１．８５μｍであった。
この結果、上記実施例のＭＯＳ　　ＦＥＴは、第６図の
従来のＭＯＳ　　ＦＥＴに比べて、ゲート容量値が１７
．３％減少し、ゲート抵抗値も減少した。また、高周波
領域における出力特性を比較すると、従来に比べて出力
電力は１．３倍に、ドレイン効率は１．１倍に向上した
。
また、上記構造のＭＯＳ　　ＦＥＴでは、第２のモリブ
デン・シリサイド層１５が存在するため、ゲート電極を
エッチングによりバターニングする際に、この第２のモ
リブデン●シリサイド層ｌ５の形状を観測することで、
その下部の金属モリブデン層ｌ４の幅を管理することが
できる。
第３図はこの発明の他の実施例によるＭＯＳＦＥＴの素
子構造を示す断面図である。この実施例のものが上記第
１図のＭＯＳ　　ＦＥＴと異なる点は、前記ゲート電極
１Ｂの最上層の第２のモリブデン・シリサイド層ｌ５の
幅を、その下部の金属モリブデン層ｌ４の幅と同じにし
たことにある。このような構造は、第１のモリブデン・
シリサイド層ｌ３と第２のモリブデン・シリサイド層ｌ
５との組成を異ならせることによって実現できる。
第４図は上記第１図もしくは第３図に示すようなゲート
電極構造を持ち、特に高周波信号の増幅に適したＭＯＳ
　　ＦＥＴのパターン平面図である。
図示のように、ゲート電極ＩＢは櫛状に複数の部分に別
れており、これらの相亙間にＮ十型のソース領域Ｓ及び
ドレイン領域Ｄが配置されている。
第５図はこの発明のさらに他の実施例によるＭＯＳ　　
ＦＥＴの素子構造を示す断面図である。
この実施例のものが上記第１図のＭＯＳ　　ＦＥＴと異
なる点は、前記ゲート電極ｌ６の最上層の第２のモリブ
デン・シリサイド層ｌ５を省略したことにある。このよ
うな構造のゲート電極であっても、上記と同様の効果を
得ることができる。
なお、一この発明は上記各実施例に限定されるものでは
な＜、種々の変形が可能であることはいうまでもない。
例えば上記実施例では、高融点金属シリサイド層がモリ
ブデン・シリサイド層であり、高融点金属層が金属モリ
ブデン層である場合について説明したが、高融点金属シ
リサイド層としては他にチタン・シリサイド層（ＴｉＳ
ｉ）、タングステン・シリサイド層（ＷＳｉ）等が使用
可能であり、さらに高融点金属層としては他にチタン（
Ｔｉ）層、タングステン（Ｗ）層等が使用可能である。
［発明の効果］ 以上、説明したようにこの発明によれば、高温工程に耐
え、しかも高周波特性に優れたＭＯＳ型半導体装置を提
供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例装置の断面図、第２図は上
記実施例装置の製造工程を示す断面図、第３図はこの発
明の他の実施例装置の断面図、第４図は上記各実施例装
置のパターン平面図、第５図はこの発明のさらに他の実
施例装置の断面図、第６図は従来装置の断面図である。 １１・・・Ｐ型のシリコン半導体基板、ｌ２・・・ゲー
ト酸化膜、ｌ３・・・第１のモリブデン・シリサイド層
（Ｍｏｓｔ）、１４・・・金属モリブデン層、１５・・
・第２のモリブデン・シリサイド層、ｌ６・・・ゲート
電極、１７．　１８・・・Ｎ十型拡散層、ｌ９・・・フ
ォトレジスト膜。 第 １ 図 第２図 第 ３ 図 第 ５ 図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板のゲート領域上にゲート絶縁膜を介し
    て設けられた高融点金属シリサイド層とこの高融点金属
    シリサイド層上に設けられた高融点金属層とから構成さ
    れたゲート電極とを備え、上記高融点金属層の幅が上記
    高融点金属シリサイド層の幅よりも大きくされてなるこ
    とを特徴とするＭＯＳ型半導体装置。
  2. （２）半導体基板のゲート領域上にゲート絶縁膜を介し
    て設けられた第１の高融点金属シリサイド層と、上記第
    １の高融点金属シリサイド層上に設けられた高融点金属
    層と、上記高融点金属層上に設けられた第２の高融点金
    属シリサイド層とから構成されたゲート電極とを備え、
    上記高融点金属層の幅が上記第１の高融点金属シリサイ
    ド層の幅よりも大きくされてなることを特徴とするＭＯ
    Ｓ型半導体装置。
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