JPS6163058A - Ｍｏｓ形電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ形電界効果トランジスタおよびその製造方法Info
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- JPS6163058A JPS6163058A JP59184557A JP18455784A JPS6163058A JP S6163058 A JPS6163058 A JP S6163058A JP 59184557 A JP59184557 A JP 59184557A JP 18455784 A JP18455784 A JP 18455784A JP S6163058 A JPS6163058 A JP S6163058A
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- concentration region
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- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＭＯＳＯ８形ナミックメモリの基本素子等と
して用いられるＭＯＳ形電界効果トランジスタおよびそ
の製造方法に関する。
して用いられるＭＯＳ形電界効果トランジスタおよびそ
の製造方法に関する。
一般に、ＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ
）において、ゲートがソースまたはドレインに接する端
部において相互にオーバーラツプする構造が存在すると
、それがいわゆるミラーフィードバック容量として働き
、その高周波特性が著しく損われることが知られている
（ Ｂ、 Ｂａｚｉｎ ｅｔａｌ、 ’ Ｔｈｅｏｒｅ
ｔｉｃａｌ ｅｆｆｅｃｔｓ ｏｆ ｏｖｅｒｌａｐ
ｃａｐａｃｉｔａｎｃｅ ｕｐｏｎ ＭＯＳ １ｎｖ
ｅｒｔｅｒ ０ｕｔｐｕｔ“、 Ｐｒｏｃ−ＩＥＥＥ
、 Ｊｕｎ 、 １０８８ 。
）において、ゲートがソースまたはドレインに接する端
部において相互にオーバーラツプする構造が存在すると
、それがいわゆるミラーフィードバック容量として働き
、その高周波特性が著しく損われることが知られている
（ Ｂ、 Ｂａｚｉｎ ｅｔａｌ、 ’ Ｔｈｅｏｒｅ
ｔｉｃａｌ ｅｆｆｅｃｔｓ ｏｆ ｏｖｅｒｌａｐ
ｃａｐａｃｉｔａｎｃｅ ｕｐｏｎ ＭＯＳ １ｎｖ
ｅｒｔｅｒ ０ｕｔｐｕｔ“、 Ｐｒｏｃ−ＩＥＥＥ
、 Ｊｕｎ 、 １０８８ 。
１９６８）。
すなわち、ダイナミック駆動ＭＯＳ回路においては、複
数のインバータＭＯＳＩＪｉｋ）ランスファＭＯ３によ
って連結し之論理回路が用いられているが、この場合、
インバータの入力ゲート１−駆動することによって生ず
る電荷は、まずトランスファＭＯＳのソース領域に貯え
られ、次にトランスファＭＯＳのゲート？駆動すると、
その電荷は当該トランスファＭＯＳのドレイン領域に転
送され、そこに貯えられて次のインバータのゲート駆動
電圧として使われる。
数のインバータＭＯＳＩＪｉｋ）ランスファＭＯ３によ
って連結し之論理回路が用いられているが、この場合、
インバータの入力ゲート１−駆動することによって生ず
る電荷は、まずトランスファＭＯＳのソース領域に貯え
られ、次にトランスファＭＯＳのゲート？駆動すると、
その電荷は当該トランスファＭＯＳのドレイン領域に転
送され、そこに貯えられて次のインバータのゲート駆動
電圧として使われる。
このとき、トランスファＭＯＳのゲート領域とノース・
ドレイン領域との間にゲート５ｌＯｓ所介し之オーバー
ラツプ領域が存在すると、そのソース″１次はドレイン
領域に貯えられ比電荷による電圧がオーバーラツプ領域
全通して容量分割され、ゲートにフィードバックされる
。この電圧はゲートｔ−オンさせるように働く友めに、
トランス７１ＭＯＳは完全にはオフされなくなり、ノー
ス・ドレイン領域の電圧レベルは完全にオフされ几場合
の所定のレベルよりも低くなる。その減少量は、オーバ
ーラツプ領域の容量の大きさに比例するが、このために
次段インバータ入力ゲートへの枢動電圧が下がり、それ
に伴って信号伝達速度が遅くなる。さらに次々段のトラ
ンスファＭＯＳにおいて同様の効果が起こると、それ以
降のインバータゲートへの信号レベルは極端に低くなり
、回路としての動作が不能になる。
ドレイン領域との間にゲート５ｌＯｓ所介し之オーバー
ラツプ領域が存在すると、そのソース″１次はドレイン
領域に貯えられ比電荷による電圧がオーバーラツプ領域
全通して容量分割され、ゲートにフィードバックされる
。この電圧はゲートｔ−オンさせるように働く友めに、
トランス７１ＭＯＳは完全にはオフされなくなり、ノー
ス・ドレイン領域の電圧レベルは完全にオフされ几場合
の所定のレベルよりも低くなる。その減少量は、オーバ
ーラツプ領域の容量の大きさに比例するが、このために
次段インバータ入力ゲートへの枢動電圧が下がり、それ
に伴って信号伝達速度が遅くなる。さらに次々段のトラ
ンスファＭＯＳにおいて同様の効果が起こると、それ以
降のインバータゲートへの信号レベルは極端に低くなり
、回路としての動作が不能になる。
一世代前のアルミニウム（ＡＩ ）ゲートＭＯＳＦＥＴ
では、このオーバーラツプミラー容量が大きく、その低
周波数特性のために演算速度が遅くその用途はきわめて
限られたものでめったが、その後導入されたシリコンΦ
ゲートＭＯＳＦＥＴは、先に形成したゲート電極全マス
クとしてソースまだはドレインを形成する、いわゆる自
己整合法を採用したことによりオーバーラツプミラー容
量は著しく減少させることができるようになり、。この
技術が今日のサブミクロンＭＯＳＦＥＴまで引続き使用
されている（ Ｌ、 Ｌ、 Ｖａｄａａｚ ｅｔ ａ
ｌ。
では、このオーバーラツプミラー容量が大きく、その低
周波数特性のために演算速度が遅くその用途はきわめて
限られたものでめったが、その後導入されたシリコンΦ
ゲートＭＯＳＦＥＴは、先に形成したゲート電極全マス
クとしてソースまだはドレインを形成する、いわゆる自
己整合法を採用したことによりオーバーラツプミラー容
量は著しく減少させることができるようになり、。この
技術が今日のサブミクロンＭＯＳＦＥＴまで引続き使用
されている（ Ｌ、 Ｌ、 Ｖａｄａａｚ ｅｔ ａ
ｌ。
’ ５ｉｌｉｃｏｎ −ｇａｔｅ ｔｅｃｈｎｏｌｏ
ｇｙ” 、 ＩＥＥＥｓｐｅｃｔｒｕｍ、 Ｏｃｔ、、
ｐｐ ２８−３５．１９６９）。
ｇｙ” 、 ＩＥＥＥｓｐｅｃｔｒｕｍ、 Ｏｃｔ、、
ｐｐ ２８−３５．１９６９）。
これに対し、近年この自己整合法をさらに発展させたＬ
ＤＤ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）
法が提案され（Ｋ、 ５ａｉｔｏ ｅｔ ａｌ、 ’
Ａ ｎｅｗｓｈｏｒｔ ｃｈａｎｎｅｌ ＭＯＳ ＦＥ
Ｔ ｗｉｔｈ １ｉｇｈｔ１７ｄｏｐｅｄ ｄｒａｉｎ
’ 、 ？５．子通信連合大会ｐｐ、 ２２０〜，４
月、 １９７８ ）広く採用され始めている。以下、ｍ
１図を用いてこれを説明する。
ＤＤ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）
法が提案され（Ｋ、 ５ａｉｔｏ ｅｔ ａｌ、 ’
Ａ ｎｅｗｓｈｏｒｔ ｃｈａｎｎｅｌ ＭＯＳ ＦＥ
Ｔ ｗｉｔｈ １ｉｇｈｔ１７ｄｏｐｅｄ ｄｒａｉｎ
’ 、 ？５．子通信連合大会ｐｐ、 ２２０〜，４
月、 １９７８ ）広く採用され始めている。以下、ｍ
１図を用いてこれを説明する。
はじめに、Ｐ形シリコン基板１上にゲートシリコン酸化
膜（Ｓｉｇｈ膜→２を介して堆積させたり７ラクトリー
（ｒｅｆｒａｃｔｏｒ）’）金属もしくはそのシリサイ
ドまたはシリサイドとポリシリコンと全重ね合せたポリ
サイドといわれる構造をホトエツチングしてゲート電極
３を形成し、このゲート電極３ｔマスクとして自己整合
的にリンなどの不純物４低儂度（１０個１０ｎ 程度）
ｆζイオン打込みし、Ｎ−Ｍ４’ｒ：形成する（第１図
（ａ））。次にＬＰＣＶＤ （Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ Ｃｈｅｍｉｃａｌ Ｖａｐ。
膜（Ｓｉｇｈ膜→２を介して堆積させたり７ラクトリー
（ｒｅｆｒａｃｔｏｒ）’）金属もしくはそのシリサイ
ドまたはシリサイドとポリシリコンと全重ね合せたポリ
サイドといわれる構造をホトエツチングしてゲート電極
３を形成し、このゲート電極３ｔマスクとして自己整合
的にリンなどの不純物４低儂度（１０個１０ｎ 程度）
ｆζイオン打込みし、Ｎ−Ｍ４’ｒ：形成する（第１図
（ａ））。次にＬＰＣＶＤ （Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ Ｃｈｅｍｉｃａｌ Ｖａｐ。
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）によ！＋０．１〜０．
３μｍのＳｉＯ雪膜雪上５面に堆積し、その後ＲＩＥ’
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
によりこれ’２ ｍ ツチングしてパターン端部に５１
０ｚ膜のサイドウオール６全形成する。このとき、ＲＩ
ＥにさらされたＡＢ、Ａ’Ｂ’領域のゲート酸化膜２も
同時にエツチングされる。なお、サイドウオール６の幅
ｄは、はじめに堆積したＳ ｉ Ｃｈ膜５の厚さに等し
い。次いで、適切な酸化熱処理によって領域ＡＢ 、
Ａ’Ｂ’ に再びＳｉｇｈ膜Ｔを生成した後、すイドウ
オール６をマスクとして再び自己整合的に、Ａｓなどの
不純物を高Ｑ度（〜１０２０個／画３程度）に打込みＮ
＋電層８全形成る（第１図（ｂ））。
３μｍのＳｉＯ雪膜雪上５面に堆積し、その後ＲＩＥ’
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
によりこれ’２ ｍ ツチングしてパターン端部に５１
０ｚ膜のサイドウオール６全形成する。このとき、ＲＩ
ＥにさらされたＡＢ、Ａ’Ｂ’領域のゲート酸化膜２も
同時にエツチングされる。なお、サイドウオール６の幅
ｄは、はじめに堆積したＳ ｉ Ｃｈ膜５の厚さに等し
い。次いで、適切な酸化熱処理によって領域ＡＢ 、
Ａ’Ｂ’ に再びＳｉｇｈ膜Ｔを生成した後、すイドウ
オール６をマスクとして再び自己整合的に、Ａｓなどの
不純物を高Ｑ度（〜１０２０個／画３程度）に打込みＮ
＋電層８全形成る（第１図（ｂ））。
最後に、高温度熱処理により打込まれたイオンを活性化
すると、熱処理の程度に応じてＮ−ＰおよびＮ”Ｐ ｉ
台面がＰ形シリコン基板１内に進んだ第１図（Ｃ）また
は（ｄ）の構造が得られる。
すると、熱処理の程度に応じてＮ−ＰおよびＮ”Ｐ ｉ
台面がＰ形シリコン基板１内に進んだ第１図（Ｃ）また
は（ｄ）の構造が得られる。
ここで、第１図（ｃ）の構造ではＣＤがゲートとソース
またはドレインとのオーバーラツプ領域となっているが
、この場合ＣＤに対応する拡散領域が低長度Ｎ一層４で
るるために、ゲート電極−ゲ−） ＳｉＯ冨膜−Ｎ一層
で構成されるＭＯＳ−？？パシタとしての容ｉ成分の寄
与は小さく、事実上ミラー容量は無いと考えてよい。し
かしながら、この偽造ではＩ’Ｊ−７−４がサイドウオ
ール６と接する ／界面領域ＤＥにおいてキャリアの発
生かめり、信頼性の点で問題がるるために第１図（ｄ）
の構造をとることが多い。第１１ｇ（ｄ）の構造では、
ＣＥとＥＤとがオーバーラツプ領域となっているが、Ｃ
ＥはＮ−領域でるるため容量への寄与度は小さい。一方
、ＥＤの領域がＮ＋電層であるためゲート電極−ゲート
Ｓ ｉ Ｏｘ膜−Ｎ＋屑ＭＯＳキャパシタとしての容量
が犬きく、ミラー容量として働くが、その幅を充分狭く
できるために、事実上のミラー容量は小さくすることが
でき、ＳｉＯ＊サイドウオール６の幅ｄ’ｋ、Ａ３イオ
ン打込によるＮ＋電層側面フロントの、活性化熱処理に
よる横方向拡散長に等しくとることによって、これｔ実
現できる。
またはドレインとのオーバーラツプ領域となっているが
、この場合ＣＤに対応する拡散領域が低長度Ｎ一層４で
るるために、ゲート電極−ゲ−） ＳｉＯ冨膜−Ｎ一層
で構成されるＭＯＳ−？？パシタとしての容ｉ成分の寄
与は小さく、事実上ミラー容量は無いと考えてよい。し
かしながら、この偽造ではＩ’Ｊ−７−４がサイドウオ
ール６と接する ／界面領域ＤＥにおいてキャリアの発
生かめり、信頼性の点で問題がるるために第１図（ｄ）
の構造をとることが多い。第１１ｇ（ｄ）の構造では、
ＣＥとＥＤとがオーバーラツプ領域となっているが、Ｃ
ＥはＮ−領域でるるため容量への寄与度は小さい。一方
、ＥＤの領域がＮ＋電層であるためゲート電極−ゲート
Ｓ ｉ Ｏｘ膜−Ｎ＋屑ＭＯＳキャパシタとしての容量
が犬きく、ミラー容量として働くが、その幅を充分狭く
できるために、事実上のミラー容量は小さくすることが
でき、ＳｉＯ＊サイドウオール６の幅ｄ’ｋ、Ａ３イオ
ン打込によるＮ＋電層側面フロントの、活性化熱処理に
よる横方向拡散長に等しくとることによって、これｔ実
現できる。
このようにＬＤＤ 構造にミラー容量の減少という点で
すぐれた特性全盲するものでるるか、上述したような従
来の構造および製造方法では、まずＳｔｏｗサイドウオ
ールを形成するためのＬＰＧＶＤ工程とそれに続＜ Ｒ
ＩＥ、さらに再酸化と３つの付加工程を必要とし、工程
長が長くなる欠点を有している。
すぐれた特性全盲するものでるるか、上述したような従
来の構造および製造方法では、まずＳｔｏｗサイドウオ
ールを形成するためのＬＰＧＶＤ工程とそれに続＜ Ｒ
ＩＥ、さらに再酸化と３つの付加工程を必要とし、工程
長が長くなる欠点を有している。
本発明はこのような事情に鑑みてなされたもので、その
目的は、より簡単なプロセスによってＬＤＤ構造を実現
することが可能なＭＯＳ形電界効果トランジスタおよび
その製造方法？提供することにるる。
目的は、より簡単なプロセスによってＬＤＤ構造を実現
することが可能なＭＯＳ形電界効果トランジスタおよび
その製造方法？提供することにるる。
このような目的を達成するために、本発明のＭＯＳ′Ｎ
、界効果トランジスタは、ゲート電極として、エツチン
グ速度の異なる複数のＮＳ電層からなる積層構造で、し
かも下部導電層の側面を上部導電層の側面に対して内側
に所定量後退させた構造の電極を用いたものでろる。
、界効果トランジスタは、ゲート電極として、エツチン
グ速度の異なる複数のＮＳ電層からなる積層構造で、し
かも下部導電層の側面を上部導電層の側面に対して内側
に所定量後退させた構造の電極を用いたものでろる。
襲だ、本発明の製造方法は、このようなゲート電極音用
い、その下部導電層周辺部に低不純物濃度領域を形成後
、上部専冗暦ｔマスクとしてイオン注入上行なうことに
より高不純物濃度領域全形成し、熱処理全行なって、高
不純物濃度領域をその低不純物′Ｑ度領領域接する側面
か下部導電層下に達するまで拡散させるものである。
い、その下部導電層周辺部に低不純物濃度領域を形成後
、上部専冗暦ｔマスクとしてイオン注入上行なうことに
より高不純物濃度領域全形成し、熱処理全行なって、高
不純物濃度領域をその低不純物′Ｑ度領領域接する側面
か下部導電層下に達するまで拡散させるものである。
ＬＤＤｉ造は、第１図を用いて説明したようにＮ” −
Ａｓ打込みフロントの熱処理によってゲート端側に延び
る拡散長が５ｉＣｈ＋イドクオールの幅ｄよりも短い限
り、ゲートとソースまたはドレイ／とのオーバーラツプ
ミラー容量は生じない。したがって、上述したように従
来方法では、ゲート電極端側面を幅ｄのサイドウオール
で覆い、これｆ−ｒスフとして高濃度のイオン打込みを
行ない、その後の熱処理による拡散層の側面拡散フロン
トの延びがｄに等しいかまだは小さくなるようにｄおよ
びＮ”−Ａｓの打込量と熱処理温度一時間全適正化して
いるが、サイドウオールの形成が工程７＆：複雑として
いる。
Ａｓ打込みフロントの熱処理によってゲート端側に延び
る拡散長が５ｉＣｈ＋イドクオールの幅ｄよりも短い限
り、ゲートとソースまたはドレイ／とのオーバーラツプ
ミラー容量は生じない。したがって、上述したように従
来方法では、ゲート電極端側面を幅ｄのサイドウオール
で覆い、これｆ−ｒスフとして高濃度のイオン打込みを
行ない、その後の熱処理による拡散層の側面拡散フロン
トの延びがｄに等しいかまだは小さくなるようにｄおよ
びＮ”−Ａｓの打込量と熱処理温度一時間全適正化して
いるが、サイドウオールの形成が工程７＆：複雑として
いる。
そこで、サイドウオールを使わずに、ゲート電極端から
距離ｄだけ離れた地点に高濃度のイオン打込みｔ行ない
、その後の熱処理拡散によって打込み層フロントが漸く
ｄに届くようにできれば、これはＬＤＤ構造と等価でる
る。これを、本発明では下部導゛電層側面七下部導電層
側面に対して所定量後退させたゲート電極によって実現
している。
距離ｄだけ離れた地点に高濃度のイオン打込みｔ行ない
、その後の熱処理拡散によって打込み層フロントが漸く
ｄに届くようにできれば、これはＬＤＤ構造と等価でる
る。これを、本発明では下部導゛電層側面七下部導電層
側面に対して所定量後退させたゲート電極によって実現
している。
第２図（＆）〜（ｊ）は本発明の一実施例を示す工程断
面図でるる。
面図でるる。
まず、比較的高抵抗のＰ形単結晶シリコンからなるＰ形
シリコン基板１１に対し、通常の方法で素子間分離用の
厚いＬＯＧＯ８Ｓｌｏｗ膜１２を形成した後（第２図（
ａ））、ゲートＳｉＯ２膜１３を形成しく第２図（ｂ）
）、その上に厚さ２００〜３００ｎｍのポリシリコン層
１４および厚さ２００〜３００ｎｍのモリブデンシリサ
イドＭｏＳｉ２ などのり７ラクトリ一メタルシリサイ
ド層１５からなる２層膜を形成する。ポリシリコンはＬ
ＰＣＶＤ法により堆積させ、その後リン全拡散させて低
抵抗化する。
シリコン基板１１に対し、通常の方法で素子間分離用の
厚いＬＯＧＯ８Ｓｌｏｗ膜１２を形成した後（第２図（
ａ））、ゲートＳｉＯ２膜１３を形成しく第２図（ｂ）
）、その上に厚さ２００〜３００ｎｍのポリシリコン層
１４および厚さ２００〜３００ｎｍのモリブデンシリサ
イドＭｏＳｉ２ などのり７ラクトリ一メタルシリサイ
ド層１５からなる２層膜を形成する。ポリシリコンはＬ
ＰＣＶＤ法により堆積させ、その後リン全拡散させて低
抵抗化する。
シリサイドは、例えばＭｏ とＳｉ との２ガン（ｇ
ｕｎ ）ターゲット−ｔたはＭｏとＳｉの合金の１ガン
ターゲツトを用いたスパッタ法により形成する。なお、
このようなり７ラクトリー金属のシリサイドとポリシリ
コンの２層構造上用いたゲートは、前述したようにポリ
サイドゲートとして知られている（ Ｓ 、 Ｚｉｒｉ
ｎｓｋｙ ａｎｄ Ｂ、 Ｌ、Ｃｒｏｗｄｅｒ。
ｕｎ ）ターゲット−ｔたはＭｏとＳｉの合金の１ガン
ターゲツトを用いたスパッタ法により形成する。なお、
このようなり７ラクトリー金属のシリサイドとポリシリ
コンの２層構造上用いたゲートは、前述したようにポリ
サイドゲートとして知られている（ Ｓ 、 Ｚｉｒｉ
ｎｓｋｙ ａｎｄ Ｂ、 Ｌ、Ｃｒｏｗｄｅｒ。
’ ＲｅｆｒａｃｔｏｒｙＳｉｌｉｃｉｄｅｓ ｆｏ
ｒ Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｐ
ｔｔｂｌｅ ＩＣＣｏｎｄｕｃｔｏｒＬｉｎｅｓ“、
Ｊ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ５ｏｃ
ｉｅｔ７．４６３ ＲＮＰ、１２４，３３８Ｃ，１９７
７）。
ｒ Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｐ
ｔｔｂｌｅ ＩＣＣｏｎｄｕｃｔｏｒＬｉｎｅｓ“、
Ｊ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ５ｏｃ
ｉｅｔ７．４６３ ＲＮＰ、１２４，３３８Ｃ，１９７
７）。
次に、ポジティブ形高感度しジストヲ塗布し、縮／ｌＳ
アナライザーによりゲート電極形成のためのマスク合せ
、と露光を行ない、現像して１．５〜２．０μｍの線幅
のレジストバタン１６を形成する（第２図（Ｃ））。
アナライザーによりゲート電極形成のためのマスク合せ
、と露光を行ない、現像して１．５〜２．０μｍの線幅
のレジストバタン１６を形成する（第２図（Ｃ））。
その後、まず酸素ガス金倉む７レオ／ガス（ＣＦ４ ）
’ａ：用いて上層のシリサイド層１５會プラズマエツ
チングしく第２図（ｄ） ） 、引続いて異方性エツチ
ングモードの７レオン１１５ガス（ＣｚＣｔＦｓ）ｋ用
いで下南のポリシリコン層１４ｔ″エツチングする（第
２図（ｅ））。この場合、フレオン１１５ガス中に酸素
ガスを混入することによって、ポリシリコンｔ−エツチ
ングする縦方向のエツチング率Ｒｐ と、シリサイド層
とポリシリコン層との界面方向（横方向）のエツチング
”４Ｒｔ との比が２＝１になるようにエツチングプ
ロセス条件ｔ−最適化すると、ポリシリコン層１４００
．２〜０．３μｍの厚さｔｌに対してくぼみ長ｄが０．
１〜０．１５μｍのエツチングプロファイルが得られる
。なお、ｔｌはシリサイド層１５の厚さを示し、前述し
たように本案絶倒ではｔｌ＝ｔ、でめる（第２図（ｆ）
）。
’ａ：用いて上層のシリサイド層１５會プラズマエツ
チングしく第２図（ｄ） ） 、引続いて異方性エツチ
ングモードの７レオン１１５ガス（ＣｚＣｔＦｓ）ｋ用
いで下南のポリシリコン層１４ｔ″エツチングする（第
２図（ｅ））。この場合、フレオン１１５ガス中に酸素
ガスを混入することによって、ポリシリコンｔ−エツチ
ングする縦方向のエツチング率Ｒｐ と、シリサイド層
とポリシリコン層との界面方向（横方向）のエツチング
”４Ｒｔ との比が２＝１になるようにエツチングプ
ロセス条件ｔ−最適化すると、ポリシリコン層１４００
．２〜０．３μｍの厚さｔｌに対してくぼみ長ｄが０．
１〜０．１５μｍのエツチングプロファイルが得られる
。なお、ｔｌはシリサイド層１５の厚さを示し、前述し
たように本案絶倒ではｔｌ＝ｔ、でめる（第２図（ｆ）
）。
エツチング率比全３＝１にコントロールすると、くぼみ
長ｄは０．０７〜０．１μｍとなる。
長ｄは０．０７〜０．１μｍとなる。
次に、このようにして形成したくぼみ構造のグーｌ’ｌ
！１１７ｔ−マスクとして低濃度（ｌｏ１７〜１０１８
個／、−ｍ ）のリン全基板主表面に対してはぼ直角
にイオン打込みし、打込／？１１８ｒ形成する（第２図
（ｇ））。イオン打込み後直ちに熱処−理企行なってリ
ンイオン全活性化させると同時に打込層の側面拡散フロ
ントラ矢印Ｆで示した。くぼみ状ゲート端面近傍まで拡
げＮ一層１９に形成する（第２図（ｈ）〕。
！１１７ｔ−マスクとして低濃度（ｌｏ１７〜１０１８
個／、−ｍ ）のリン全基板主表面に対してはぼ直角
にイオン打込みし、打込／？１１８ｒ形成する（第２図
（ｇ））。イオン打込み後直ちに熱処−理企行なってリ
ンイオン全活性化させると同時に打込層の側面拡散フロ
ントラ矢印Ｆで示した。くぼみ状ゲート端面近傍まで拡
げＮ一層１９に形成する（第２図（ｈ）〕。
次に、高飛、！（１０２０〜１０２２個／（７）３）の
Ａｓイオン打込み全行なって打込層２ａ全形成しく第２
図（１））、さらに打込層２０の（ｉｔ！１面フロント
がゲート端面にほぼ等しいかまたはそ：ｒＬを越えるよ
うに、拡散深さＸ； ＝ ０．２〜０．２５ ｔｔｍの
熱処理を加える。この結果Ｎ＋層２１が形成される。こ
の場合、上記側面フロントがゲート端面上越える距離、
つまクゲートとソースま喪はドレインとのオーバーラツ
プ幅ｄｏはほぼ零でりることが望ましいが、ディバイス
に要求される高周波特性に応じてより大きな有限の値で
あってもかまわない。図示の例では、上記側面フロント
は、はじめの打込層フロントから（ｌｏＯ＝ ０．１９
〜０．２４μｍ移動し、０．０７〜０．１５μｍのくぼ
み長ｄのゲートに対してｄｏ＝ ０．０４〜０．１３μ
ｍのオーバーラツプ幅となっているが、この程度のオー
バーラツプ幅は、ＭＯＳ形ダイナミックメモリ（ＭＯＳ
ＤＩＲＡＭ）のダイナミック動作、例えば２５６にビ
ット、１Ｍビット等のＤＩＲＡＭの高速動作に対して悪
影響を与えるものではないことが確認された。なお、２
度目の拡散により、リン打込みによるＮ一層１９はゲー
ト端面上越えてさらに深く拡がって、Ｎ一層２２となっ
ている（第２囚（ｊ））。
Ａｓイオン打込み全行なって打込層２ａ全形成しく第２
図（１））、さらに打込層２０の（ｉｔ！１面フロント
がゲート端面にほぼ等しいかまたはそ：ｒＬを越えるよ
うに、拡散深さＸ； ＝ ０．２〜０．２５ ｔｔｍの
熱処理を加える。この結果Ｎ＋層２１が形成される。こ
の場合、上記側面フロントがゲート端面上越える距離、
つまクゲートとソースま喪はドレインとのオーバーラツ
プ幅ｄｏはほぼ零でりることが望ましいが、ディバイス
に要求される高周波特性に応じてより大きな有限の値で
あってもかまわない。図示の例では、上記側面フロント
は、はじめの打込層フロントから（ｌｏＯ＝ ０．１９
〜０．２４μｍ移動し、０．０７〜０．１５μｍのくぼ
み長ｄのゲートに対してｄｏ＝ ０．０４〜０．１３μ
ｍのオーバーラツプ幅となっているが、この程度のオー
バーラツプ幅は、ＭＯＳ形ダイナミックメモリ（ＭＯＳ
ＤＩＲＡＭ）のダイナミック動作、例えば２５６にビ
ット、１Ｍビット等のＤＩＲＡＭの高速動作に対して悪
影響を与えるものではないことが確認された。なお、２
度目の拡散により、リン打込みによるＮ一層１９はゲー
ト端面上越えてさらに深く拡がって、Ｎ一層２２となっ
ている（第２囚（ｊ））。
なお、この２度目の熱処理は、実際には、図上省略した
が、全面に保護用のＰＳＧ （Ｐｈｏｓｐｈｏ −８ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ ）膜上形成後、そのグラス
拳フロ一工程と兼ねて行なうことができる。その場合、
グラス・フローに適切な熱処理温度と時間により拡散フ
ロントの進入量が決まり、それに合せてゲート電極の下
部導電ｊＨの後退ｉ？Ｌ’ｔｒ：予め所定の直に合せて
おく必要かめる。
が、全面に保護用のＰＳＧ （Ｐｈｏｓｐｈｏ −８ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ ）膜上形成後、そのグラス
拳フロ一工程と兼ねて行なうことができる。その場合、
グラス・フローに適切な熱処理温度と時間により拡散フ
ロントの進入量が決まり、それに合せてゲート電極の下
部導電ｊＨの後退ｉ？Ｌ’ｔｒ：予め所定の直に合せて
おく必要かめる。
次に、第３図（ａ）〜（ｅ）（ｒ用いて本発明の他の実
施例を説明する。なお、同図（ａ）〜（ｄ）は工程断面
図、同図（ｅ）は平頭バタ７図でるる。
施例を説明する。なお、同図（ａ）〜（ｄ）は工程断面
図、同図（ｅ）は平頭バタ７図でるる。
まず、前述したようにエツチング速度の異なる々）電層
全利用して、ゲート’［極端全１ゲート５ｉ０２模１３
に接する下面側で上面側に対してｄｌすなわち第１図の
ＬＤＤ構造のサイドウオール６の厚さ泣対応する距離ｉ
ピは後退させたくぼみ構造のゲート電極１７に形成する
。縦方向についても、前述した実施例と同様に上部導％
、層の厚さ１．と下部４電層の厚ぜｔ３と？はぼ等しく
構成してるる。
全利用して、ゲート’［極端全１ゲート５ｉ０２模１３
に接する下面側で上面側に対してｄｌすなわち第１図の
ＬＤＤ構造のサイドウオール６の厚さ泣対応する距離ｉ
ピは後退させたくぼみ構造のゲート電極１７に形成する
。縦方向についても、前述した実施例と同様に上部導％
、層の厚さ１．と下部４電層の厚ぜｔ３と？はぼ等しく
構成してるる。
次に、このようす模造に対しソースおよびドレイン部分
に、基板主表面と角度αをなす方向から低Ｍｋのリンイ
オン打込み７行ない、打込層２３？形成する（第３図（
ａ））。
に、基板主表面と角度αをなす方向から低Ｍｋのリンイ
オン打込み７行ない、打込層２３？形成する（第３図（
ａ））。
次いで、ソースまたはドレイン面に対してほぼ直角方向
から高濃度で深いＡｓイオン打込みを行なって打込層２
４全形成する（第２図（ｂ））。
から高濃度で深いＡｓイオン打込みを行なって打込層２
４全形成する（第２図（ｂ））。
次に、リンおよびＡ イオンの活性化のための熱処理全
行なうことにより、各打込層からはそれぞれ不純物が拡
散してＮ一層２５およびＮ＋電層６が形成される。この
とき、Ａｓイオン打込層側面の拡散後のフロント、つま
ｖＮ”＃２６の側面フロントがくほみの深さｄにほぼ等
しいか（第３図（Ｃ））、またはそれ以上進むように（
第３図（ｄ））、熱処理の温度お・よび時間全調整する
。この場合、ゲートとソースまたはドレインとのオーバ
ーラツプ幅ｄｏｆｄ零でるることが、ミラー容量の減少
という点では望ましいが、ディバイスに要求される結局
ｔ１．特性に応じ適宜変えてもかまわないことは前述し
たと同様でるる。この結果、低飯度リン打込みにより形
成した打込層２３の側面の拡散後のフロント、つまりＮ
一層２５の側面フロントは、ゲート端よりも内側に深く
進入する。なお、第２図（ｃ）において、斜線（破線）
？付した範囲がＮ＋電層６を示す。Ｎ一層２５について
は省略した。
行なうことにより、各打込層からはそれぞれ不純物が拡
散してＮ一層２５およびＮ＋電層６が形成される。この
とき、Ａｓイオン打込層側面の拡散後のフロント、つま
ｖＮ”＃２６の側面フロントがくほみの深さｄにほぼ等
しいか（第３図（Ｃ））、またはそれ以上進むように（
第３図（ｄ））、熱処理の温度お・よび時間全調整する
。この場合、ゲートとソースまたはドレインとのオーバ
ーラツプ幅ｄｏｆｄ零でるることが、ミラー容量の減少
という点では望ましいが、ディバイスに要求される結局
ｔ１．特性に応じ適宜変えてもかまわないことは前述し
たと同様でるる。この結果、低飯度リン打込みにより形
成した打込層２３の側面の拡散後のフロント、つまりＮ
一層２５の側面フロントは、ゲート端よりも内側に深く
進入する。なお、第２図（ｃ）において、斜線（破線）
？付した範囲がＮ＋電層６を示す。Ｎ一層２５について
は省略した。
Ｏこで、Ｎ−＃２５は、イオン打込み角度αによりゲー
ト面に対してポジティブ働ベベル（Ｐｏ５ｉｔｉｖｅ
Ｂｅｖｅｌ ）（Ｒ，Ｌ、Ｄａｖｉｅ＋ｓ ａｎ
ｄ Ｆ、Ｅ。
ト面に対してポジティブ働ベベル（Ｐｏ５ｉｔｉｖｅ
Ｂｅｖｅｌ ）（Ｒ，Ｌ、Ｄａｖｉｅ＋ｓ ａｎ
ｄ Ｆ、Ｅ。
Ｇｅｎｔｒｙ、’ Ｃｏｎｔｒｏｌ ｏｆ Ｅｌｅｃ
ｔｒｉｃ Ｆｉｅｌｄａｔ ５ｕｒｆａｃｅ ｏ
ｆ ＰＮ ｊｕｎｃｔｉｏｎｓ“ 、ＩＩＥＥＥＤ
、、 １１ 、ｐｐ、３１３−３２８，１９６４）
ｔ−なすように形成され、ソースまたはドレインとサ
ブストレイト間の電界強度ケ低くし、いわゆるホットキ
ャリア効果（Ｆ、 Ｃ，Ｈｓｕ ａｎｄ Ｈ，Ｒ，Ｇｒ
ｉｎｏｌｄｓ 、 ’ ５ｔｒｕｃｔｕｒｅ ｄｅｐｅ
ｎｄｅｎｔ ＭＯＳ ＦＥＴ ｄｅｇｒａｄａｔｉｏｎ
ｄｕｅ ＆ ｈｏｔ ｅｌｅｃｔｒｏｎｉｎｊｅｃｔ
ｉｏｎ３″、 ＩＥＤＭ Ｔｅｃｈ−Ｄｉｇ、 ｐ７
４２．１９８３） を緩和する＃Ｊきを有する。
ｔｒｉｃ Ｆｉｅｌｄａｔ ５ｕｒｆａｃｅ ｏ
ｆ ＰＮ ｊｕｎｃｔｉｏｎｓ“ 、ＩＩＥＥＥＤ
、、 １１ 、ｐｐ、３１３−３２８，１９６４）
ｔ−なすように形成され、ソースまたはドレインとサ
ブストレイト間の電界強度ケ低くし、いわゆるホットキ
ャリア効果（Ｆ、 Ｃ，Ｈｓｕ ａｎｄ Ｈ，Ｒ，Ｇｒ
ｉｎｏｌｄｓ 、 ’ ５ｔｒｕｃｔｕｒｅ ｄｅｐｅ
ｎｄｅｎｔ ＭＯＳ ＦＥＴ ｄｅｇｒａｄａｔｉｏｎ
ｄｕｅ ＆ ｈｏｔ ｅｌｅｃｔｒｏｎｉｎｊｅｃｔ
ｉｏｎ３″、 ＩＥＤＭ Ｔｅｃｈ−Ｄｉｇ、 ｐ７
４２．１９８３） を緩和する＃Ｊきを有する。
ここで、くぼみ構造のゲート！衡は、前述したようにエ
ツチング速度の異なる・Ｗ数の導７ＩＩＭｔ−利用して
容易に形成することができる。すなわち、各導電層、例
えばモリブデンシリサイド層とポリシリコン層との界面
の結合力ｔコントロールし、さらに各Ｆａミラエツチン
グるプラズマエツチングガスの組成を変えることによっ
て、第４図に示したように上層のシリサイド層１７Ａの
端部Ｇからポリシリコン１１１ＢがゲートＳｉＯ２＠１
３に接する端部■までの距離、つｔりくぼみの深さｋ
ｄ ｒ〜ｄ３のように任意に制御できる。なお図ではく
ぼみの断面が台形状になる場合（第４図（ａ））と矩形
状になる場合（第４図（ｂ） ） ｆｃ示した。
ツチング速度の異なる・Ｗ数の導７ＩＩＭｔ−利用して
容易に形成することができる。すなわち、各導電層、例
えばモリブデンシリサイド層とポリシリコン層との界面
の結合力ｔコントロールし、さらに各Ｆａミラエツチン
グるプラズマエツチングガスの組成を変えることによっ
て、第４図に示したように上層のシリサイド層１７Ａの
端部Ｇからポリシリコン１１１ＢがゲートＳｉＯ２＠１
３に接する端部■までの距離、つｔりくぼみの深さｋ
ｄ ｒ〜ｄ３のように任意に制御できる。なお図ではく
ぼみの断面が台形状になる場合（第４図（ａ））と矩形
状になる場合（第４図（ｂ） ） ｆｃ示した。
したがって、第２図および第３図に示したように、この
ように形成されたゲート電極のシリサイド端Ｇｔ−マス
クとして打込まれた高濃度Ａｓ層の側面フロントがくぼ
みの深さにほぼ等しい位置まで拡散により移動するよう
に、くぼみの深さｄｉ〜ｄ３と熱処理温度一時間プロフ
ァイルとの関係全設定することにより、第１図に示した
と同様のＬＤＤ構造構造底形成ことができる。
ように形成されたゲート電極のシリサイド端Ｇｔ−マス
クとして打込まれた高濃度Ａｓ層の側面フロントがくぼ
みの深さにほぼ等しい位置まで拡散により移動するよう
に、くぼみの深さｄｉ〜ｄ３と熱処理温度一時間プロフ
ァイルとの関係全設定することにより、第１図に示した
と同様のＬＤＤ構造構造底形成ことができる。
この場合、２層ゲート構造の下層をプラズマ・ドライエ
ツチングによってくぼみ状に加工する工程が必要になる
だけで、その後上層の端金マスクとして打込まれた高濃
度Ａｓ層込み層の側面７０ントがくぼみの深さだけ延び
るような熱処理拡散を行なうことによりＬＤＤ構造全笑
現でき、従来のようなゲート端面にサイドウオールを形
成するためのＬＰＧＶＤ による５ｉｎｓ層の堆積工程
とそれに続＜ ＲＩＥ工程の２工程は不要となる。
ツチングによってくぼみ状に加工する工程が必要になる
だけで、その後上層の端金マスクとして打込まれた高濃
度Ａｓ層込み層の側面７０ントがくぼみの深さだけ延び
るような熱処理拡散を行なうことによりＬＤＤ構造全笑
現でき、従来のようなゲート端面にサイドウオールを形
成するためのＬＰＧＶＤ による５ｉｎｓ層の堆積工程
とそれに続＜ ＲＩＥ工程の２工程は不要となる。
なお、上述した実施例でゲート上層をマスクとして高濃
度にＡｓ ｆ注入する際のイオン打込み全基板玉表面に
直角な方向から行なったが、るる程度の角度？もたせて
斜め方向から行なってもよい。その場合には打込み層の
側面フロントが上層ゲート端、例えば第４図に示すクリ
サイド端Ｇの位置からずれるため、その後の熱拡散に際
しそれｔ考慮する必要がある。
度にＡｓ ｆ注入する際のイオン打込み全基板玉表面に
直角な方向から行なったが、るる程度の角度？もたせて
斜め方向から行なってもよい。その場合には打込み層の
側面フロントが上層ゲート端、例えば第４図に示すクリ
サイド端Ｇの位置からずれるため、その後の熱拡散に際
しそれｔ考慮する必要がある。
また、ゲート電極は２層構造に限らず、３層ま九はそれ
以上の多層構造としてより複１１Ｉ１７１：１ｉｙＴ面
形状をもったくほみを形成してもよいことは言うまでも
ない。
以上の多層構造としてより複１１Ｉ１７１：１ｉｙＴ面
形状をもったくほみを形成してもよいことは言うまでも
ない。
以上説明したように、本発明によれば、エツチング速度
の異なる複数の導電層からなる積層構造で、しかも下部
導電層の側面全上部導電層の側面に対して所定量後退さ
せた構造のゲート電極を用いたことにより、上部導電ｆ
ｆ１ｋマスクとしたイオン注入の後、熱処理全行ない高
不純物濃度領域の側面フロントが下部導’ｒｒｔ、ｍ下
に達するまで拡散させること（（よって、従来のサイド
ウオールマスク全周いた方法に比較して簡単なプロセス
で、ミラー容量を軽減したＬＤＤ構造のＭＯＳ形電界効
果トランジスタを笑現できる利点がるる。
の異なる複数の導電層からなる積層構造で、しかも下部
導電層の側面全上部導電層の側面に対して所定量後退さ
せた構造のゲート電極を用いたことにより、上部導電ｆ
ｆ１ｋマスクとしたイオン注入の後、熱処理全行ない高
不純物濃度領域の側面フロントが下部導’ｒｒｔ、ｍ下
に達するまで拡散させること（（よって、従来のサイド
ウオールマスク全周いた方法に比較して簡単なプロセス
で、ミラー容量を軽減したＬＤＤ構造のＭＯＳ形電界効
果トランジスタを笑現できる利点がるる。
第１図は従来のＬＤＤ構造のＭＯＳ形亀界効果トランジ
スタの製造方法を示す工程断面図、第２図（ａ）〜（ｊ
）は本発明の一実施例を示す工程断面図、第３図（ａ）
〜（ｄ）は本発明の他の実施例全示す工程断面図、同（
８）（ｅ）は平面バタン因、第４図はゲート電極の構成
例全示す断面図でるる。 １１＠・・・Ｐ形シリコン基板、１３・・嗜・ゲートＳ
ｉ ０２膜、１Ｔ・・・・ゲート電極、１５．１７Ａ
Φ・・中上部シリサイド層、１４．１７Ｂ・・雫・下部
ポリシリコンｉ、２（１，２６−・・第１図 ス 第２図 第２図 第２図
スタの製造方法を示す工程断面図、第２図（ａ）〜（ｊ
）は本発明の一実施例を示す工程断面図、第３図（ａ）
〜（ｄ）は本発明の他の実施例全示す工程断面図、同（
８）（ｅ）は平面バタン因、第４図はゲート電極の構成
例全示す断面図でるる。 １１＠・・・Ｐ形シリコン基板、１３・・嗜・ゲートＳ
ｉ ０２膜、１Ｔ・・・・ゲート電極、１５．１７Ａ
Φ・・中上部シリサイド層、１４．１７Ｂ・・雫・下部
ポリシリコンｉ、２（１，２６−・・第１図 ス 第２図 第２図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１導電形の半導体基板上にゲート絶縁膜を介して
形成したゲート電極と、ゲート電極の両側の半導体基板
表面に形成したソース・ドレインを構成する第２導電形
の高不純物濃度領域と、ゲート電極下の高不純物濃度領
域周辺部に配置した第２導電形の低不純物濃度領域とを
備えたＭＯＳ形電界効果トランジスタにおいて、ゲート
電極を、エッチング速度の異なる複数の導電層からなる
積層構造とし、かつゲート絶縁膜に接する下部導電層の
側面を、上部導電層の側面に対して内側に所定量後退さ
せたことを特徴とするＭＯＳ形電界効果トランジスタ。 ２、上部導電層側面に対する下部導電層側面の後退量を
、上部導電層側面から熱拡散により移動する第２導電形
の高不純物濃度領域の低不純物濃度領域に接する側面ま
での距離とほぼ等しいか小さくしたことを特徴とする特
許請求の範囲第１項記載の電界効果トランジスタ。 ３、第１導電形の半導体基板のゲート形成領域上にゲー
ト絶縁膜を介してエッチング速度の異なる複数の導電層
を積層する工程と、エッチングによりゲート絶縁膜に接
する下部導電層の側面を上部導電層の側面に対して内側
に後退させてゲート電極を形成する工程と、ゲート電極
周辺部の半導体基板表面に端部が下部導電層下に達する
第２導電形の低不純物濃度領域を形成する工程と、上部
導電層をマスクとしてイオン注入を行なうことにより上
部導電層周辺部の半導体基板表面に第２導電形の高不純
物濃度領域を形成する工程と、熱処理を行なうことによ
り上記高不純物濃度領域をその低不純物濃度領域に接す
る側面が下部導電層下に到達するまで拡散させる工程と
を含むことを特徴とするＭＯＳ形電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184557A JPS6163058A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184557A JPS6163058A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6163058A true JPS6163058A (ja) | 1986-04-01 |
Family
ID=16155287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184557A Pending JPS6163058A (ja) | 1984-09-05 | 1984-09-05 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280342A (ja) * | 1989-04-20 | 1990-11-16 | Mitsubishi Electric Corp | Ｍ０ｓ型半導体装置及びその製造方法 |
| US5115290A (en) * | 1989-09-06 | 1992-05-19 | Kabushiki Kaisha Toshiba | Mos type semiconductor device and method for manufacturing the same |
-
1984
- 1984-09-05 JP JP59184557A patent/JPS6163058A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280342A (ja) * | 1989-04-20 | 1990-11-16 | Mitsubishi Electric Corp | Ｍ０ｓ型半導体装置及びその製造方法 |
| US5115290A (en) * | 1989-09-06 | 1992-05-19 | Kabushiki Kaisha Toshiba | Mos type semiconductor device and method for manufacturing the same |
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