JPH0397015A - クロック分配回路 - Google Patents
クロック分配回路Info
- Publication number
- JPH0397015A JPH0397015A JP1234869A JP23486989A JPH0397015A JP H0397015 A JPH0397015 A JP H0397015A JP 1234869 A JP1234869 A JP 1234869A JP 23486989 A JP23486989 A JP 23486989A JP H0397015 A JPH0397015 A JP H0397015A
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- JP
- Japan
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- clock
- gate
- pin
- input
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＩＣ化されたクロック分配回路の改良に関し、クロック
・パルス幅の保証試験を簡単に行い得るようになったク
ロック分配回路を提供することを目的とし、 クロック入力ピンと、クロック幅決定用入力ピンと、ク
ロック幅決定用出力ピンと、複数のクロック出力ピンと
、リング・オシレータを構戒するためのリング・オシレ
ータ用入力ピンと、クロック入力ピンの信号とリング・
オシレータ用入力ピンの信号をＮＯＲした信号をクロッ
ク幅決定用出力ピンに出力するクロック幅決定用回路と
、クロック幅決定用入力ピンの信号とクロ・ンク入カピ
ンの信号をＯＲした信号をクロック出力ピンに出力する
クロック出力用回路とを具備している。
・パルス幅の保証試験を簡単に行い得るようになったク
ロック分配回路を提供することを目的とし、 クロック入力ピンと、クロック幅決定用入力ピンと、ク
ロック幅決定用出力ピンと、複数のクロック出力ピンと
、リング・オシレータを構戒するためのリング・オシレ
ータ用入力ピンと、クロック入力ピンの信号とリング・
オシレータ用入力ピンの信号をＮＯＲした信号をクロッ
ク幅決定用出力ピンに出力するクロック幅決定用回路と
、クロック幅決定用入力ピンの信号とクロ・ンク入カピ
ンの信号をＯＲした信号をクロック出力ピンに出力する
クロック出力用回路とを具備している。
本発明は、ＩＣ化されたクロック分配回路の改良に関す
るものである。
るものである。
クロック分配回路において、パルス幅を設定する方法と
して、第３図に示すようなチョッパ一方式がある。第３
図において、１はＮＯＲゲート、２−１と２−２は反転
ゲート、３′も反転ゲート、４はＯＲゲート、５はワイ
ヤをそれぞれ示している。
して、第３図に示すようなチョッパ一方式がある。第３
図において、１はＮＯＲゲート、２−１と２−２は反転
ゲート、３′も反転ゲート、４はＯＲゲート、５はワイ
ヤをそれぞれ示している。
ＮＯＲゲート１の下側入力部にはクロックが入力される
。ＮＯＲゲート１の出力は、反転ゲート２−１．２−２
に入力される。クロック入力は反転ゲート３′にも入力
され、反転ゲート３′の出力はＯＲゲート４に入力され
る。ＯＲゲート４の出力は、ワイヤ５を介してＮＯＲゲ
ート１の上側入力部に入力される。
。ＮＯＲゲート１の出力は、反転ゲート２−１．２−２
に入力される。クロック入力は反転ゲート３′にも入力
され、反転ゲート３′の出力はＯＲゲート４に入力され
る。ＯＲゲート４の出力は、ワイヤ５を介してＮＯＲゲ
ート１の上側入力部に入力される。
第４図は第３図のクロック分配回路の動作を示すタイム
チャートである。同図に示すように、ＮＯＲゲートｌの
クロック入力が立ち下がってからＡ時間後に、反転ゲー
ト２−１からのクロック出力は立ち下がる。また、ＮＯ
Ｒゲート１のクロック入力が立ち下がってからＢ＋Ｗｉ
ｒｅデイレイ時間後に、ＮＯＲゲート１の上側入力は立
ち上がる。
チャートである。同図に示すように、ＮＯＲゲートｌの
クロック入力が立ち下がってからＡ時間後に、反転ゲー
ト２−１からのクロック出力は立ち下がる。また、ＮＯ
Ｒゲート１のクロック入力が立ち下がってからＢ＋Ｗｉ
ｒｅデイレイ時間後に、ＮＯＲゲート１の上側入力は立
ち上がる。
ＮＯＲゲート１の上側入力が立ち上がってからＣ時間後
に、反転ゲート２−１からのクロック出力は立ち上がる
。パルス幅Ｐｗは、 Ｐ ｗ ＝ Ｂ ＋Ｗｉｒｅディレイ十Ｃ−Ａとなる。
に、反転ゲート２−１からのクロック出力は立ち上がる
。パルス幅Ｐｗは、 Ｐ ｗ ＝ Ｂ ＋Ｗｉｒｅディレイ十Ｃ−Ａとなる。
上記のパルス幅は回路の製造バラツキにより変動する。
この回路構成でクロック・パルス幅を保証する場合は、
各パスのディレイを測定する必要があるが、回路構成が
シンプルであり、各パスのディレイはｌｎｓ〜２ｎｓと
小さい。また、一ｉのＬＳＩテスタでは、そのディレイ
測定精度が±０． ５ ｎ ｓ〜±１． ６ ｎ ｓと
なるため、絶対デイレイｌｎｓ〜２ｎｓのパスではディ
レイのバラツキ量を正確に測定することが出来ず、パル
ス幅の保証は困難である。
各パスのディレイを測定する必要があるが、回路構成が
シンプルであり、各パスのディレイはｌｎｓ〜２ｎｓと
小さい。また、一ｉのＬＳＩテスタでは、そのディレイ
測定精度が±０． ５ ｎ ｓ〜±１． ６ ｎ ｓと
なるため、絶対デイレイｌｎｓ〜２ｎｓのパスではディ
レイのバラツキ量を正確に測定することが出来ず、パル
ス幅の保証は困難である。
本発明は、この点に鑑みて創作されたものであって、ク
ロック・パルス幅の保証試験を簡単に行い得るようにな
ったクロック分配回路を提供することを目的としている
。
ロック・パルス幅の保証試験を簡単に行い得るようにな
ったクロック分配回路を提供することを目的としている
。
第１図は本発明の原理説明図である。本発明のＩＣ化さ
れたクロック分配回路は、クロック入力ピン１１と、ク
ロック幅決定用入力ピン１０と、クロック幅決定用出力
ピン３０と、複数のクロック出力ピン２１．２２と、リ
ング・オシレータを構戒するためのリング・オシレータ
用入力ピン１２と、クロック入力ピン１１の信号とリン
グ・オシレータ用入力ピン１２の信号をＮＯＲした信号
をクロック幅決定用出力ピン３０に出力するクロック幅
決定用回路４１と、クロック幅決定用入力ピン１０の信
号とクロック入力ピン１１の信号をＯＲした信号をクロ
ック出力ピン２１．２２に出力するクロック出力用回路
４２とを具備している。
れたクロック分配回路は、クロック入力ピン１１と、ク
ロック幅決定用入力ピン１０と、クロック幅決定用出力
ピン３０と、複数のクロック出力ピン２１．２２と、リ
ング・オシレータを構戒するためのリング・オシレータ
用入力ピン１２と、クロック入力ピン１１の信号とリン
グ・オシレータ用入力ピン１２の信号をＮＯＲした信号
をクロック幅決定用出力ピン３０に出力するクロック幅
決定用回路４１と、クロック幅決定用入力ピン１０の信
号とクロック入力ピン１１の信号をＯＲした信号をクロ
ック出力ピン２１．２２に出力するクロック出力用回路
４２とを具備している。
本発明のクロック分配回路においては、リング・オシレ
ータを構成するためのピン１２が設けられている。クロ
ック・パルス幅の保証は、クロック分配回路のＩＣ試験
時に試験ボード上でリング・オシレータを構威し、この
発振周波数を測定することで行う。ｔＣ化されたクロッ
ク分配回路の各パスの絶対ディレイを測定する方法に比
べて、リング・オシレータを構威して発振周波数を測定
する方法では周波数測定器の精度が高いため、ＩＣ化さ
れたクロック分配回路の各パスのバラッキ量が正確に測
定可能である。
ータを構成するためのピン１２が設けられている。クロ
ック・パルス幅の保証は、クロック分配回路のＩＣ試験
時に試験ボード上でリング・オシレータを構威し、この
発振周波数を測定することで行う。ｔＣ化されたクロッ
ク分配回路の各パスの絶対ディレイを測定する方法に比
べて、リング・オシレータを構威して発振周波数を測定
する方法では周波数測定器の精度が高いため、ＩＣ化さ
れたクロック分配回路の各パスのバラッキ量が正確に測
定可能である。
第２図は本発明のｌ実施例のブロック図である。
同図において、ｌはＮＯＲゲート、２−１と２２は反転
ゲート、３はＮＯＲゲート、４はＯＲゲート、５と６は
試験ボード上の配線、７は周波数カウンタ、ＩＯないし
１２は人力ピン、２１と２２はクロック出力ピン、３０
はＯＲゲート４の出力ピンをそれぞれ示している。
ゲート、３はＮＯＲゲート、４はＯＲゲート、５と６は
試験ボード上の配線、７は周波数カウンタ、ＩＯないし
１２は人力ピン、２１と２２はクロック出力ピン、３０
はＯＲゲート４の出力ピンをそれぞれ示している。
第２図のクロック分配回路はＩＣ化されているものであ
る。人力ピン１０はＮＯＲゲート１の上側入力に接続さ
れる。リング・オシレータを構成する場合には、ＮＯＲ
ゲート１の下側入力には何も入力されない。ＮＯＲゲー
ト１の出力は、反転ゲー｝２−１．２−２に入力される
。リング・オシレータを構威する場合には、出力ピン２
１または２２と入力ピン１２の間がワイヤ等で配線６さ
れる，ＮＯＲゲート３の下側入力部は入力ピン１１に接
続され、ＮＯＲゲート３の上側入力部は入力ピン１２に
接続される。反転ゲート３の出力はＯＲゲート４に入力
され、ＯＲゲート４の出力は出力ピン３０に接続される
。出力ピン３０と入力ピン１０の間は、ワイヤなどで配
線５される。
る。人力ピン１０はＮＯＲゲート１の上側入力に接続さ
れる。リング・オシレータを構成する場合には、ＮＯＲ
ゲート１の下側入力には何も入力されない。ＮＯＲゲー
ト１の出力は、反転ゲー｝２−１．２−２に入力される
。リング・オシレータを構威する場合には、出力ピン２
１または２２と入力ピン１２の間がワイヤ等で配線６さ
れる，ＮＯＲゲート３の下側入力部は入力ピン１１に接
続され、ＮＯＲゲート３の上側入力部は入力ピン１２に
接続される。反転ゲート３の出力はＯＲゲート４に入力
され、ＯＲゲート４の出力は出力ピン３０に接続される
。出力ピン３０と入力ピン１０の間は、ワイヤなどで配
線５される。
クロック分配回路のディレイを測定する場合には、クロ
ック出力ピン２１と入力ピン１２の間をワイヤ６などで
接続し、出力ピン３０と入カピン１０の間をワイヤ５な
どで接続する。なお、この場合、ＮＯＲゲート１の下側
入力部には何も入力しない。このように配線すると、ク
ロック分配回路はリング・オシレータとして動作する。
ック出力ピン２１と入力ピン１２の間をワイヤ６などで
接続し、出力ピン３０と入カピン１０の間をワイヤ５な
どで接続する。なお、この場合、ＮＯＲゲート１の下側
入力部には何も入力しない。このように配線すると、ク
ロック分配回路はリング・オシレータとして動作する。
リング・オシレータとして動作する時の周波数を周波数
カウンタ７で測定する。リング・オシレータの発振周波
数数はクロック分配回路の各バスのディレイに依存する
ので、周波数を測定することにより、クロック分配回路
のバスのディレイを知ることが出来る。次に、出力ピン
２１と入力ピン１２の間のワイヤを外し、出力ピン２２
と入力ピンｌ２の間をワイヤなどで接続し、クロック分
配回路をリング・オシレータとして動作させ、周波数カ
ウンタ７で発振周波数を測定する。発振周波数が規定範
囲外のものである場合には、そのクロック出力ピンを使
用しない等の措置をとる。
カウンタ７で測定する。リング・オシレータの発振周波
数数はクロック分配回路の各バスのディレイに依存する
ので、周波数を測定することにより、クロック分配回路
のバスのディレイを知ることが出来る。次に、出力ピン
２１と入力ピン１２の間のワイヤを外し、出力ピン２２
と入力ピンｌ２の間をワイヤなどで接続し、クロック分
配回路をリング・オシレータとして動作させ、周波数カ
ウンタ７で発振周波数を測定する。発振周波数が規定範
囲外のものである場合には、そのクロック出力ピンを使
用しない等の措置をとる。
以上の説明から明らかなように、本発明によれば、クロ
ック分配回路でリング・オシレータを構成し、ＩＣ化さ
れたクロック分配回路の正確なディレイのバラツキ量を
測定することで、クロック・パルス幅の保証試験をする
ことが出来る。
ック分配回路でリング・オシレータを構成し、ＩＣ化さ
れたクロック分配回路の正確なディレイのバラツキ量を
測定することで、クロック・パルス幅の保証試験をする
ことが出来る。
第１図は本発明の原理説明図、第２図は本発明の１実施
例のブロック図、第３図は従来のクロック分配回路のブ
ロック図、第４図は従来のクロック分配回路のタイム″
チャートを示す図である。 ｌ・・・ＮＯＲゲート、２−１と２−２・・・反転ゲー
ト、３・・・ＮＯＲゲート、４・・・ＯＲゲート、５と
６・・・試験ボード上の配線、７・・・周波数カウンタ
、１０ないしｌ２・・・入力ピン、２ｌと２２・・・ク
ロック出力ピン、３０・・・ＯＲゲート４の出力ピン。
例のブロック図、第３図は従来のクロック分配回路のブ
ロック図、第４図は従来のクロック分配回路のタイム″
チャートを示す図である。 ｌ・・・ＮＯＲゲート、２−１と２−２・・・反転ゲー
ト、３・・・ＮＯＲゲート、４・・・ＯＲゲート、５と
６・・・試験ボード上の配線、７・・・周波数カウンタ
、１０ないしｌ２・・・入力ピン、２ｌと２２・・・ク
ロック出力ピン、３０・・・ＯＲゲート４の出力ピン。
Claims (1)
- 【特許請求の範囲】 クロック入力ピン（１１）と、 クロック幅決定用入力ピン（１０）と、 クロック幅決定用出力ピン（３０）と、 複数のクロック出力ピン（２１、２２）と、リング・オ
シレータを構成するためのリング・オシレータ用入力ピ
ン（１２）と、 クロック入力ピン（１１）の信号とリング・オシレータ
用入力ピン（１２）の信号をＮＯＲした信号をクロック
幅決定用出力ピン（３０）に出力するクロック幅決定用
回路（４１）と、 クロック幅決定用入力ピン（１０）の信号とクロック入
力ピン（１１）の信号をＯＲした信号をクロック出力ピ
ン（２１、２２）に出力するクロック出力用回路（４２
）を具備することを特徴とするＩＣ化されたクロック分
配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234869A JPH0397015A (ja) | 1989-09-11 | 1989-09-11 | クロック分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234869A JPH0397015A (ja) | 1989-09-11 | 1989-09-11 | クロック分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397015A true JPH0397015A (ja) | 1991-04-23 |
Family
ID=16977614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234869A Pending JPH0397015A (ja) | 1989-09-11 | 1989-09-11 | クロック分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397015A (ja) |
-
1989
- 1989-09-11 JP JP1234869A patent/JPH0397015A/ja active Pending
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