JPH082623Y2 - 遅延量測定回路 - Google Patents
遅延量測定回路Info
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- JPH082623Y2 JPH082623Y2 JP1986104137U JP10413786U JPH082623Y2 JP H082623 Y2 JPH082623 Y2 JP H082623Y2 JP 1986104137 U JP1986104137 U JP 1986104137U JP 10413786 U JP10413786 U JP 10413786U JP H082623 Y2 JPH082623 Y2 JP H082623Y2
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- 238000005259 measurement Methods 0.000 title description 15
- 230000010355 oscillation Effects 0.000 claims description 10
- 238000012360 testing method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
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Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は回路に組み込まれた複数の可変遅延回路の
信号遅延量を測定する遅延量測定回路に関する。
信号遅延量を測定する遅延量測定回路に関する。
「従来の技術」 第３図は可変遅延回路が信号に与える時間遅延量を測
定する従来の遅延量測定回路の例を示す図である。第１
アンドゲート11と第２アンドゲート12に共通の基準クロ
ック13が供給されると共に、その第1,第２アンドゲート
11,12の各他方の入力端には選択信号14又は15がそれぞ
れ供給される。試験モードの下で、この選択信号14又は
15により選択された第１アンドゲート11又は第２アンド
ゲート12から基準クロック13が出力される。第１アンド
ゲート11から出力された基準クロック13は第１オアゲー
ト16を介して第１可変遅延回路17に供給され、第１可変
遅延回路17に設定された第１の時間遅延量D1を受けて出
力される。時間遅延量D1を受けた基準クロック13Aはオ
アゲート18を介して出力端19から出力される。また、第
２アンドゲート12が選択され、第２アンドゲート12を通
過した基準クロック13は第２オアゲート21を介して第２
可変遅延回路22に供給され、第２可変遅延回路22に設定
された第２の時間遅延量D2を受けて出力される。時間遅
延量D2を受けた基準クロック13Bはオアゲート18を介し
て出力端19から出力される。
定する従来の遅延量測定回路の例を示す図である。第１
アンドゲート11と第２アンドゲート12に共通の基準クロ
ック13が供給されると共に、その第1,第２アンドゲート
11,12の各他方の入力端には選択信号14又は15がそれぞ
れ供給される。試験モードの下で、この選択信号14又は
15により選択された第１アンドゲート11又は第２アンド
ゲート12から基準クロック13が出力される。第１アンド
ゲート11から出力された基準クロック13は第１オアゲー
ト16を介して第１可変遅延回路17に供給され、第１可変
遅延回路17に設定された第１の時間遅延量D1を受けて出
力される。時間遅延量D1を受けた基準クロック13Aはオ
アゲート18を介して出力端19から出力される。また、第
２アンドゲート12が選択され、第２アンドゲート12を通
過した基準クロック13は第２オアゲート21を介して第２
可変遅延回路22に供給され、第２可変遅延回路22に設定
された第２の時間遅延量D2を受けて出力される。時間遅
延量D2を受けた基準クロック13Bはオアゲート18を介し
て出力端19から出力される。
この回路は例えばIC試験装置などに組み込まれ、被試
験集積回路に与える信号のタイミングを変更したい場合
などに用いられる。例えば、IC試験装置の処理装置23は
第1,第２可変遅延回路17,22の時間遅延量D1，D2を規定
するデータをレジスタ24,25に出力し、このレジスタ24,
25のデータ値により第1,第２可変遅延回路17,22が基準
クロックに与える時間遅延量D1，D2が決められる。
験集積回路に与える信号のタイミングを変更したい場合
などに用いられる。例えば、IC試験装置の処理装置23は
第1,第２可変遅延回路17,22の時間遅延量D1，D2を規定
するデータをレジスタ24,25に出力し、このレジスタ24,
25のデータ値により第1,第２可変遅延回路17,22が基準
クロックに与える時間遅延量D1，D2が決められる。
IC試験装置では、微妙なタイミングを設定するため
に、この時間遅延量の実際の値を知る必要がある場合が
ある。そのような時にこの第1,第２可変遅延回路17,22
が基準クロック13に与える時間遅延量D1，D2を測定する
ために、オアゲート18の出力端と、第１オアゲート16及
び第２オアゲート21の各他方の入力端との間に、オアゲ
ート26と第３アンドゲート27またはオアゲート26と第４
アンドゲート28が介在される。即ち、オアゲート18の出
力端はオアゲート26の入力端に接続され、そのオアゲー
ト26の出力は第３アンドゲート27及び第４アンドゲート
28に供給され、その第３アンドゲート27,第４アンドゲ
ート28の出力はそれぞれ第１オアゲート16又は第２オア
ゲート21の各他方の入力端に供給される。
に、この時間遅延量の実際の値を知る必要がある場合が
ある。そのような時にこの第1,第２可変遅延回路17,22
が基準クロック13に与える時間遅延量D1，D2を測定する
ために、オアゲート18の出力端と、第１オアゲート16及
び第２オアゲート21の各他方の入力端との間に、オアゲ
ート26と第３アンドゲート27またはオアゲート26と第４
アンドゲート28が介在される。即ち、オアゲート18の出
力端はオアゲート26の入力端に接続され、そのオアゲー
ト26の出力は第３アンドゲート27及び第４アンドゲート
28に供給され、その第３アンドゲート27,第４アンドゲ
ート28の出力はそれぞれ第１オアゲート16又は第２オア
ゲート21の各他方の入力端に供給される。
また、オアゲート26の他方の入力端にはスタートパル
ス29が与えられ、オアゲート26及び第３又は第４アンド
ゲート27又は28を介して第1,第２可変遅延回路17,22に
供給される。またオアゲート26の出力はカウンタ31にも
供給される。
ス29が与えられ、オアゲート26及び第３又は第４アンド
ゲート27又は28を介して第1,第２可変遅延回路17,22に
供給される。またオアゲート26の出力はカウンタ31にも
供給される。
この構成において、測定モードの下に第１可変遅延回
路17が基準クロック13に与える時間遅延量D1を測定する
には、第３アンドゲート27の他方の入力端にイネイブル
信号32Aを供給し、第３アンドゲート27をゲート開状態
に制御すると共に、第４アンドゲート28はゲート閉状態
に制御し、オアゲート26,第３アンドゲート27,第１オア
ゲート16,第１可変遅延回路17,オアゲート18そしてオア
ゲート26の第１ループ回路34を形成させる。この第１ル
ープ回路34に、オアゲート26の他方の入力端からパルス
幅の極く狭いスタートパルス29を供給する。スタートパ
ルス29は第１可変遅延回路17を含むループ回路34を周回
し、１度周回する毎にカウンタ31に計数クロックとして
供給され計数される。単位時間当たりのカウンタ31の計
数値を読出することにより、第１ループ回路34の時間遅
延量D1知ることができる。
路17が基準クロック13に与える時間遅延量D1を測定する
には、第３アンドゲート27の他方の入力端にイネイブル
信号32Aを供給し、第３アンドゲート27をゲート開状態
に制御すると共に、第４アンドゲート28はゲート閉状態
に制御し、オアゲート26,第３アンドゲート27,第１オア
ゲート16,第１可変遅延回路17,オアゲート18そしてオア
ゲート26の第１ループ回路34を形成させる。この第１ル
ープ回路34に、オアゲート26の他方の入力端からパルス
幅の極く狭いスタートパルス29を供給する。スタートパ
ルス29は第１可変遅延回路17を含むループ回路34を周回
し、１度周回する毎にカウンタ31に計数クロックとして
供給され計数される。単位時間当たりのカウンタ31の計
数値を読出することにより、第１ループ回路34の時間遅
延量D1知ることができる。
第１アンドゲート11を閉に、第２アンドゲート12を開
に制御すると共に、第４アンドゲート28の他方の入力端
にイネイブル信号32Bを供給すると、オアゲート26第４
アンドゲート28,第２オアゲート21,第２可変遅延回路2
2,オアゲート18そしてオアゲート26の第２ループ回路35
が構成される。この第２ループ回路35の時間遅延量D
2も、第１ループ回路34と同様に測定することができ
る。
に制御すると共に、第４アンドゲート28の他方の入力端
にイネイブル信号32Bを供給すると、オアゲート26第４
アンドゲート28,第２オアゲート21,第２可変遅延回路2
2,オアゲート18そしてオアゲート26の第２ループ回路35
が構成される。この第２ループ回路35の時間遅延量D
2も、第１ループ回路34と同様に測定することができ
る。
「考案が解決しようとする問題点」 このような従来の測定方法では、遅延時間を測定する
時の信号経路時と、実際に基準クロック13が通る時の信
号経路とが異なり、正確な時間遅延量を測定することが
できない。即ち、測定モードにおいて、第１可変遅延回
路17の時間遅延量D1を測定する時の信号経路は、第３ア
ンドゲート27,第１オアゲート16を経てつまり第１ルー
プ回路によりスタートパルス29が第１遅延回路17に供給
されるのに対し、第２可変遅延回路22の時間遅延量D2を
測定する時には第４アンドゲート28,第２オアゲート21
を介してつまり第２ループ回路により第２可変遅延回路
22に供給される。また、試験モードにおいて基準クロッ
ク13が第１可変遅延回路17を通る経路は第１アンドゲー
ト11,第１オアゲート16を経て第１可変遅延回路17に供
給され、第２可変遅延回路22を通る経路は第２アンドゲ
ート12,第２オアゲート21を経て供給される。従って、
測定モードにおける時間遅延量の測定時と、試験モード
における正規な回路作動時とでは、基準クロック13が受
ける時間遅延量は、第１アンドゲート11及び第１ループ
回路の第３アンドゲート27と、第２アンドゲート12及び
第２ループ回路の第４アンドゲート28との４つのゲート
がそれぞれ関与するため、これらゲートの時間遅延量の
相違による影響を受ける。
時の信号経路時と、実際に基準クロック13が通る時の信
号経路とが異なり、正確な時間遅延量を測定することが
できない。即ち、測定モードにおいて、第１可変遅延回
路17の時間遅延量D1を測定する時の信号経路は、第３ア
ンドゲート27,第１オアゲート16を経てつまり第１ルー
プ回路によりスタートパルス29が第１遅延回路17に供給
されるのに対し、第２可変遅延回路22の時間遅延量D2を
測定する時には第４アンドゲート28,第２オアゲート21
を介してつまり第２ループ回路により第２可変遅延回路
22に供給される。また、試験モードにおいて基準クロッ
ク13が第１可変遅延回路17を通る経路は第１アンドゲー
ト11,第１オアゲート16を経て第１可変遅延回路17に供
給され、第２可変遅延回路22を通る経路は第２アンドゲ
ート12,第２オアゲート21を経て供給される。従って、
測定モードにおける時間遅延量の測定時と、試験モード
における正規な回路作動時とでは、基準クロック13が受
ける時間遅延量は、第１アンドゲート11及び第１ループ
回路の第３アンドゲート27と、第２アンドゲート12及び
第２ループ回路の第４アンドゲート28との４つのゲート
がそれぞれ関与するため、これらゲートの時間遅延量の
相違による影響を受ける。
「問題点を解決するための手段」 基準クロックが共通に与えられた複数のアンドゲート
の出力がそれぞれ各別の外部から遅延量設定可能な可変
遅延回路へ供給され、これら可変遅延回路の出力が共通
のオアゲートを通じて出力され、複数のアンドゲートに
それぞれ選択信号が供給され、これら選択信号の１つを
Ｈ信号として、これらアンドゲートの１つを選択的に開
として、基準クロックに対し異なる遅延が与えられるク
ロックを選択的に得られるようにした可変遅延回路にお
いて、 基準クロックとオアゲートの出力クロックとを切り替
えて複数のアンドゲートへ供給する第１切り替える手段
と、各アンドゲートごとに設けられ、そのゲートに供給
されるべき選択信号と、上記各アンドゲートごとのイネ
ーブル信号とをそれぞれ切り替えて供給する第２切り替
える手段と、第１切り替える手段がオアゲートの出力ク
ロックをアンドゲートへ供給している状態で構成される
ループ発振周波数を測定する手段とを具備し、第１切り
替える手段が基準クロックを各アンドゲートへ供給して
いる状態で第２切り替える手段は選択信号をアンドゲー
トへ供給し、オアゲートの出力をアンドゲートへ供給し
ている状態で第２切り替える手段はイネーブル信号をア
ンドゲートへ供給し、イネーブル信号は１つのみがＨ信
号に選択される。上記各ループ発振周波数を測定するこ
とにより、基準クロックが経由する複数の信号経路がも
つ時間遅延量を正確に測定することができる。
の出力がそれぞれ各別の外部から遅延量設定可能な可変
遅延回路へ供給され、これら可変遅延回路の出力が共通
のオアゲートを通じて出力され、複数のアンドゲートに
それぞれ選択信号が供給され、これら選択信号の１つを
Ｈ信号として、これらアンドゲートの１つを選択的に開
として、基準クロックに対し異なる遅延が与えられるク
ロックを選択的に得られるようにした可変遅延回路にお
いて、 基準クロックとオアゲートの出力クロックとを切り替
えて複数のアンドゲートへ供給する第１切り替える手段
と、各アンドゲートごとに設けられ、そのゲートに供給
されるべき選択信号と、上記各アンドゲートごとのイネ
ーブル信号とをそれぞれ切り替えて供給する第２切り替
える手段と、第１切り替える手段がオアゲートの出力ク
ロックをアンドゲートへ供給している状態で構成される
ループ発振周波数を測定する手段とを具備し、第１切り
替える手段が基準クロックを各アンドゲートへ供給して
いる状態で第２切り替える手段は選択信号をアンドゲー
トへ供給し、オアゲートの出力をアンドゲートへ供給し
ている状態で第２切り替える手段はイネーブル信号をア
ンドゲートへ供給し、イネーブル信号は１つのみがＨ信
号に選択される。上記各ループ発振周波数を測定するこ
とにより、基準クロックが経由する複数の信号経路がも
つ時間遅延量を正確に測定することができる。
「実施例」 第１図はこの考案の実施例を示す回路図である。第３
図と対応する部分には同じ符号を付けて説明する。
図と対応する部分には同じ符号を付けて説明する。
この考案では、可変遅延回路17,22の出力、つまりオ
アゲート18の信号出力はアオゲート26を介してマルチプ
レクサ36の入力端36Aに供給され、またこのマルチプレ
クサ36の他方の入力端36Bには基準クロック13が供給さ
れる。このマルチプレクサ36には、その帰還されたオア
ゲート26の出力信号と基準クロック13とを選択的にアン
ドゲートの入力端へ供給する第１切り替える手段が設け
られる。即ち、マルチプレクサ36の選択入力端36Cには
測定モード信号37が供給される。例えば測定モード信号
37がＬ信号のときは、試験モードとされ、基準クロック
13がマルチプレクサ36から出力され、第1,第２アンドゲ
ート11,12に供給され、測定モード信号がＨ信号のとき
には、測定モードとなり、マルチプレクサ36から論理回
路の帰還信号が第1,第２アンドゲート11,12の一方の入
力端に供給される。
アゲート18の信号出力はアオゲート26を介してマルチプ
レクサ36の入力端36Aに供給され、またこのマルチプレ
クサ36の他方の入力端36Bには基準クロック13が供給さ
れる。このマルチプレクサ36には、その帰還されたオア
ゲート26の出力信号と基準クロック13とを選択的にアン
ドゲートの入力端へ供給する第１切り替える手段が設け
られる。即ち、マルチプレクサ36の選択入力端36Cには
測定モード信号37が供給される。例えば測定モード信号
37がＬ信号のときは、試験モードとされ、基準クロック
13がマルチプレクサ36から出力され、第1,第２アンドゲ
ート11,12に供給され、測定モード信号がＨ信号のとき
には、測定モードとなり、マルチプレクサ36から論理回
路の帰還信号が第1,第２アンドゲート11,12の一方の入
力端に供給される。
第１図において第１ループ回路34はマルチプレクサ3
6,第１アンドゲート11,第１可変遅延回路17,オアゲート
18,オアゲート26そしてマルチプレクサ36により形成さ
れ、第２ループ回路35はマルチプレクサ36,第２アンド
ゲート12,第２可変遅延回路22、オアゲート18,オアゲー
ト26そしてマルチプレクサ36により形成されれる。
6,第１アンドゲート11,第１可変遅延回路17,オアゲート
18,オアゲート26そしてマルチプレクサ36により形成さ
れ、第２ループ回路35はマルチプレクサ36,第２アンド
ゲート12,第２可変遅延回路22、オアゲート18,オアゲー
ト26そしてマルチプレクサ36により形成されれる。
第1,第２アンドゲート11,12の各他方の入力端には、
この第1,第２ループ回路34,35をループ発振をさせるか
否かを、第１切り替える手段と連動して切り替える第２
切り替える手段38,39によって選択信号とイネーブル信
号とがそれぞれ供給される。
この第1,第２ループ回路34,35をループ発振をさせるか
否かを、第１切り替える手段と連動して切り替える第２
切り替える手段38,39によって選択信号とイネーブル信
号とがそれぞれ供給される。
第２図はこのループ発振をさせるか否かの信号を切り
替える第２切り替える手段38,39の例を示す回路図であ
る。この回路例は、従来のIC試験装置の処理装置23の制
御プログラムを変更する必要がないように構成した例で
ある。測定モード信号37は一方のアンドゲート41に供給
されると共に、インバータ42を介して他方のアンドゲー
ト43に供給され、イネイブル信号32Aまたは32Bは一方の
アンドゲート41に供給され、選択信号14又は15は他方の
アンドゲート43に供給される。測定モード信号37とイネ
イブル信号32Aとが共にＨ信号の場合は、アンドゲート4
1からオアゲート44を介して第１アンドゲート11の入力
端11Aにループ発振許可選択信号Ｈが供給され、第１ル
ープ回路34はループ発振が可能な状態に制御される。こ
の時、同時にイネイブル信号32BはＬ信号とされ、第２
アンドゲート12の入力端12Aにはループ発振禁止信号Ｌ
が供給される。この状態において、オアゲート26の入力
端にスタートパルス29が供給される。マルチプレクサ36
にはＨの測定モード信号37が供給されており、スタート
パルス29はマルチプレクサ36,第１アンドゲート11を通
り第１可変遅延回路17を通る第１ループ回路34を周回す
る。このスタートパルス29はループを一度周回する度に
カウンタ31へ計数クロックとして供給され計数される。
従って、マルチプレクサ36を含め、第１アンドゲート1
1,第１可変遅延回路17,オアゲート18及びオアゲート26
が関与する信号の時間遅延量D1を測定することができ
る。他方、第２ループ回路35を発振させた場合には、マ
ルチプレクサ36を含め、第２アンドゲート12,第２可変
遅延回路22,オアゲート18及びオアゲート26が関与する
信号の時間遅延量D2を測定することができる。
替える第２切り替える手段38,39の例を示す回路図であ
る。この回路例は、従来のIC試験装置の処理装置23の制
御プログラムを変更する必要がないように構成した例で
ある。測定モード信号37は一方のアンドゲート41に供給
されると共に、インバータ42を介して他方のアンドゲー
ト43に供給され、イネイブル信号32Aまたは32Bは一方の
アンドゲート41に供給され、選択信号14又は15は他方の
アンドゲート43に供給される。測定モード信号37とイネ
イブル信号32Aとが共にＨ信号の場合は、アンドゲート4
1からオアゲート44を介して第１アンドゲート11の入力
端11Aにループ発振許可選択信号Ｈが供給され、第１ル
ープ回路34はループ発振が可能な状態に制御される。こ
の時、同時にイネイブル信号32BはＬ信号とされ、第２
アンドゲート12の入力端12Aにはループ発振禁止信号Ｌ
が供給される。この状態において、オアゲート26の入力
端にスタートパルス29が供給される。マルチプレクサ36
にはＨの測定モード信号37が供給されており、スタート
パルス29はマルチプレクサ36,第１アンドゲート11を通
り第１可変遅延回路17を通る第１ループ回路34を周回す
る。このスタートパルス29はループを一度周回する度に
カウンタ31へ計数クロックとして供給され計数される。
従って、マルチプレクサ36を含め、第１アンドゲート1
1,第１可変遅延回路17,オアゲート18及びオアゲート26
が関与する信号の時間遅延量D1を測定することができ
る。他方、第２ループ回路35を発振させた場合には、マ
ルチプレクサ36を含め、第２アンドゲート12,第２可変
遅延回路22,オアゲート18及びオアゲート26が関与する
信号の時間遅延量D2を測定することができる。
この実施例では、第1,第２ループ回路34,35には、マ
ルチプレクサ36,オアゲート18及びオアゲート26が共通
する回路要素として含まれ、従って、これら２つのルー
プ回路34,35の遅延時間D1とD2との差異は第１アンドゲ
ート11,第１可変遅延回路17とアンドゲート12,第２可変
遅延回路22との差異にのみ起因する。
ルチプレクサ36,オアゲート18及びオアゲート26が共通
する回路要素として含まれ、従って、これら２つのルー
プ回路34,35の遅延時間D1とD2との差異は第１アンドゲ
ート11,第１可変遅延回路17とアンドゲート12,第２可変
遅延回路22との差異にのみ起因する。
また、この回路構成によれば、試験モードにされ、基
準クロック13が供給された場合にも、基準クロックが通
る２つの経路の差異は第１アンドゲート11,第１可変遅
延回路17とアンドゲート12,第２可変遅延回路22とであ
り、測定モードの場合のスタートクロック29が通る２つ
の経路の差異と一致する。
準クロック13が供給された場合にも、基準クロックが通
る２つの経路の差異は第１アンドゲート11,第１可変遅
延回路17とアンドゲート12,第２可変遅延回路22とであ
り、測定モードの場合のスタートクロック29が通る２つ
の経路の差異と一致する。
即ち、測定モードで測定される第1,第２可変遅延回路
17,22の時間遅延量は、それぞれ第1,第２アンドゲート1
1,12のゲート遅延の影響を受けて厳密なものとは言えな
いが、試験モードにおける２つの経路が有する時間遅延
量D1とD2との差異と正確に一致する。従って、この考案
によれば、基準クロック13が通る２つの経路が信号に与
える時間遅延量の差異，或いは信号に与える位相差を所
望の量に設定することができる。
17,22の時間遅延量は、それぞれ第1,第２アンドゲート1
1,12のゲート遅延の影響を受けて厳密なものとは言えな
いが、試験モードにおける２つの経路が有する時間遅延
量D1とD2との差異と正確に一致する。従って、この考案
によれば、基準クロック13が通る２つの経路が信号に与
える時間遅延量の差異，或いは信号に与える位相差を所
望の量に設定することができる。
尚、以上では２つに分岐され、各別の可変遅延回路を
含む分岐経路の時間遅延量を測定することを説明した
が、この考案は２つに分岐された経路だけに関するもの
でない。３つ或いはそれ以上に分岐された経路の時間遅
延量に関しても同じようにして測定することができる。
含む分岐経路の時間遅延量を測定することを説明した
が、この考案は２つに分岐された経路だけに関するもの
でない。３つ或いはそれ以上に分岐された経路の時間遅
延量に関しても同じようにして測定することができる。
「考案の効果」 測定モードにおける複数の可変遅延回路の遅延量を測
定する論理回路上のクロック経路と、試験モードにおけ
る基準クロックの通る複数の論理回路上の経路が同一に
なるように構成したので、基準クロックが通る複数の経
路の信号の時間遅延量を正確に測定することが可能にな
った。この結果、例えばIC試験装置のパターン発生器等
に利用した場合、信号のタイミングの設定精度を高める
事ができ、従って集積回路の試験精度を高めることがで
きるという実益がある。
定する論理回路上のクロック経路と、試験モードにおけ
る基準クロックの通る複数の論理回路上の経路が同一に
なるように構成したので、基準クロックが通る複数の経
路の信号の時間遅延量を正確に測定することが可能にな
った。この結果、例えばIC試験装置のパターン発生器等
に利用した場合、信号のタイミングの設定精度を高める
事ができ、従って集積回路の試験精度を高めることがで
きるという実益がある。
第１図はこの考案の実施例を示す回路図、第２図はルー
プ発振をさせるか否かを切り替える手段の例を示す回路
図、第３図は回路が信号に与える時間遅延量を測定する
従来の回路例を示す図である。 11:第１アンドゲート、12:第２アンドゲート、13:基準
クロック、14,15:選択信号、16:第１オアゲート、17:第
１可変遅延回路、18:オアゲート、19:出力端、21:第２
オアゲート、22:第２可変遅延回路、23:処理装置、24,2
5:レジスタ、26:オアゲート、27:第３アンドゲート、2
8:第４アンドゲート、29:スタートパルス、31:カウン
タ、32:イネイブル信号、34:第１ループ回路、35:第２
ループ回路、36:第１切り替える手段（マルチプレク
サ）、37:測定モード信号、38,39:第２切り替える手段4
1:アンドゲート、42:インバータ、43:アンドゲート、4
4:オアゲート。
プ発振をさせるか否かを切り替える手段の例を示す回路
図、第３図は回路が信号に与える時間遅延量を測定する
従来の回路例を示す図である。 11:第１アンドゲート、12:第２アンドゲート、13:基準
クロック、14,15:選択信号、16:第１オアゲート、17:第
１可変遅延回路、18:オアゲート、19:出力端、21:第２
オアゲート、22:第２可変遅延回路、23:処理装置、24,2
5:レジスタ、26:オアゲート、27:第３アンドゲート、2
8:第４アンドゲート、29:スタートパルス、31:カウン
タ、32:イネイブル信号、34:第１ループ回路、35:第２
ループ回路、36:第１切り替える手段（マルチプレク
サ）、37:測定モード信号、38,39:第２切り替える手段4
1:アンドゲート、42:インバータ、43:アンドゲート、4
4:オアゲート。
Claims (1)
- 【請求項１】基準クロックが共通に与えられた複数のア
ンドゲートの出力が、それぞれ各別の外部から遅延量設
定可能な可変遅延回路へ供給され、これら可変遅延回路
の出力が共通のオアゲートを通じて出力され、上記複数
のアンドゲートにそれぞれ選択信号が供給され、これら
選択信号の１つをＨ信号として上記アンドゲートの１つ
を選択的に開として、上記基準クロックに対し異なる遅
延が与えられるクロックを選択的に得るようにした可変
遅延回路において、 上記基準クロックと上記オアゲートの出力クロックとを
切り替えて上記複数のアンドゲートへ供給する第１切り
替える手段と、 上記各アンドゲートごとに設けられ、そのゲートに供給
されるべき選択信号と、上記各アンドゲートごとのイネ
ーブル信号とをそれぞれ切り替えて対応アンドゲートに
供給する第２切り替える手段と、 上記第１切り替える手段が上記オアゲートの出力クロッ
クを上記アンドゲートへ供給している状態で構成される
ループ発振周波数を測定する手段とを具備し、 上記第１切り替える手段が上記基準クロックを上記各ア
ンドゲートへ供給している状態で、上記第２切り替える
手段は上記選択信号を上記アンドゲートへ供給し、 上記各イネーブル信号はその１つのみがＨ信号に選択的
にされる遅延量測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986104137U JPH082623Y2 (ja) | 1986-07-07 | 1986-07-07 | 遅延量測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986104137U JPH082623Y2 (ja) | 1986-07-07 | 1986-07-07 | 遅延量測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310471U JPS6310471U (ja) | 1988-01-23 |
| JPH082623Y2 true JPH082623Y2 (ja) | 1996-01-29 |
Family
ID=30977354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986104137U Expired - Lifetime JPH082623Y2 (ja) | 1986-07-07 | 1986-07-07 | 遅延量測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082623Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI404958B (zh) * | 2006-05-26 | 2013-08-11 | Advantest Corp | 測試裝置以及測試模組 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154367A (ja) * | 1983-02-23 | 1984-09-03 | Mitsubishi Electric Corp | 遅延量測定装置 |
-
1986
- 1986-07-07 JP JP1986104137U patent/JPH082623Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI404958B (zh) * | 2006-05-26 | 2013-08-11 | Advantest Corp | 測試裝置以及測試模組 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310471U (ja) | 1988-01-23 |
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