JPH0397271A - イメージセンサ - Google Patents
イメージセンサInfo
- Publication number
- JPH0397271A JPH0397271A JP1235304A JP23530489A JPH0397271A JP H0397271 A JPH0397271 A JP H0397271A JP 1235304 A JP1235304 A JP 1235304A JP 23530489 A JP23530489 A JP 23530489A JP H0397271 A JPH0397271 A JP H0397271A
- Authority
- JP
- Japan
- Prior art keywords
- sensor
- image sensor
- layer
- section
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、光読取装置等において使用されるイメージセ
ンサに関する。
ンサに関する。
従来の代表的なイメージセンサの製造工程は,トランジ
スタ部を形成した後で、センサ部の感光層を形成してい
たため、トランジスタ部の形成工程数に加えてセンサ部
の形成工程数が加わった大へん多くの工程数を必要とし
ていた。これを第1図を参照して説明する。
スタ部を形成した後で、センサ部の感光層を形成してい
たため、トランジスタ部の形成工程数に加えてセンサ部
の形成工程数が加わった大へん多くの工程数を必要とし
ていた。これを第1図を参照して説明する。
第1図■は薄膜トランジスタ(TPT)活性層の形成工
程であり、IIAs基板1上にTFT活性層としての多
結晶シリコン(Poly−Si)層2を形成する.■は
ゲート電極の形成工程であり、Poly−Si層2上に
ゲート酸化膜(Sin2膜)3とPoly−Siよりな
るゲート電極4を形成する.■はソース・ドレイン領域
へのイオン注入による活性化工程である.■は層間絶縁
膜5とコンタクトホール6の形成工程を示す.■は配線
電極(センサの下部電極に相当)7の形成工程であり、
■は光電変換機能をもつa一Si層(センサ感光層)8
の形成工程であり、■はエッチングによるセンサ部の形
或工程である.■はセンサ部のコンタクトホール9の形
或工程であり,■はセンサ部の電極10の形成工程であ
る. このように、従来式のものは、薄膜トランジスタ部とセ
ンサ部を別々に形成しなければならず,このことは工程
数が多くなるのみならず、レジスト、エッチングのため
に使用するマスクの枚数もの,■,■,■,■,■,■
の工程で必要となり合,計7枚が必要である。
程であり、IIAs基板1上にTFT活性層としての多
結晶シリコン(Poly−Si)層2を形成する.■は
ゲート電極の形成工程であり、Poly−Si層2上に
ゲート酸化膜(Sin2膜)3とPoly−Siよりな
るゲート電極4を形成する.■はソース・ドレイン領域
へのイオン注入による活性化工程である.■は層間絶縁
膜5とコンタクトホール6の形成工程を示す.■は配線
電極(センサの下部電極に相当)7の形成工程であり、
■は光電変換機能をもつa一Si層(センサ感光層)8
の形成工程であり、■はエッチングによるセンサ部の形
或工程である.■はセンサ部のコンタクトホール9の形
或工程であり,■はセンサ部の電極10の形成工程であ
る. このように、従来式のものは、薄膜トランジスタ部とセ
ンサ部を別々に形成しなければならず,このことは工程
数が多くなるのみならず、レジスト、エッチングのため
に使用するマスクの枚数もの,■,■,■,■,■,■
の工程で必要となり合,計7枚が必要である。
このことはコスト高になるうえ,各工程での制約条件が
ふえることによりどうしても信頼性の低下をきたす。
ふえることによりどうしても信頼性の低下をきたす。
本発明の目的は、前記工程数を低減させ,使用マスクの
枚数を減らすことにより,低コスト化をはかり、かつ製
品の信頼性を高く保つ点にある。
枚数を減らすことにより,低コスト化をはかり、かつ製
品の信頼性を高く保つ点にある。
本発明は、絶縁基板上に設けた薄膜トランジスタ部と、
それと同一基板上に形成されたセンサ部からなるイメー
ジセンサにおいて、トランジスタおよびセンサ共に多結
晶あるいは単結晶シリコンよりなる同一の用材を使用し
ていることを特徴とするものである.また、前記薄膜ト
ランジスタ部のゲート絶縁膜上に透明導電層を設けるこ
とは好ましい。
それと同一基板上に形成されたセンサ部からなるイメー
ジセンサにおいて、トランジスタおよびセンサ共に多結
晶あるいは単結晶シリコンよりなる同一の用材を使用し
ていることを特徴とするものである.また、前記薄膜ト
ランジスタ部のゲート絶縁膜上に透明導電層を設けるこ
とは好ましい。
本発明を第2図を参照して説明する。
■は石英やガラス等の絶縁基板1上にTFT活性層2と
センサ部感光N2’を形或するため多結晶シリコン層又
は単結晶シリコン層を形成する工程である。これにより
、TFT部とセンサ部の活性層が同一工程で形成される
.■はTFT部とセンサ部に同時にゲート絶縁膜3,3
′およびゲート電極4,4′を形或する工程である.■
はソース・ドレイン領域を形成するためのイオン注入に
よる活性化工程である。■は眉間絶縁層5の形成とコン
タクトホール6の形成工程である。■は配線電極7の形
一或工程である.これにより、使用マスク枚数は4枚に
おさえることができる。
センサ部感光N2’を形或するため多結晶シリコン層又
は単結晶シリコン層を形成する工程である。これにより
、TFT部とセンサ部の活性層が同一工程で形成される
.■はTFT部とセンサ部に同時にゲート絶縁膜3,3
′およびゲート電極4,4′を形或する工程である.■
はソース・ドレイン領域を形成するためのイオン注入に
よる活性化工程である。■は眉間絶縁層5の形成とコン
タクトホール6の形成工程である。■は配線電極7の形
一或工程である.これにより、使用マスク枚数は4枚に
おさえることができる。
センサ部のゲート電極を透明電極にする場合,あるいは
、センサ部にH0イオン注入を行い光感度の向上を行う
場合には、使用マスク枚数は最大6枚を必要とするが,
前述の従来型の場合に較べれば,工程数、使用マスク枚
数共に低減している。
、センサ部にH0イオン注入を行い光感度の向上を行う
場合には、使用マスク枚数は最大6枚を必要とするが,
前述の従来型の場合に較べれば,工程数、使用マスク枚
数共に低減している。
まず石英基板上にLP−CVD法でPoly−SL層を
3000λ厚に形或する。形戊条件はSiH.100%
、600℃, 0.1torrであり、これにより粒径
500A前後のPoly−Si膜が形成される。その後
叶y02下、1000℃に2時間保つことにより約10
00人のゲート酸化膜が形成される。ついで、LP−C
VD法により、n”−Poly−Silを約3000入
厚に形或する。形或条件はPH33%を含有するS i
H 4を用い600℃, 0.1torrであった。ゲ
ート@極のバターニングはSF630SCCM, 0,
ltorrのドライエッチングにより行った。その後,
リンをSin2膜を通して1XIO”am−”ドーズイ
オン注入により注入し、900℃で30分活性化を行い
,TFT部とセンサ部のソース・ドレイン領域の形或を
行った.その後,ゲートのセルファラインを利用して,
HF:H20=1:6で60秒浸漬して、イオン注入時
にソース・ドレイン領域をカバーしていたSin,層を
エッチング除去し、ついで、コンタクトホール用層間絶
1#層を形成する.すナワチ、LP−CVD法によりS
iH4/o2= 80/200(SCCM)の条件下で
約5000 A厚のSi02層を形成するものである。
3000λ厚に形或する。形戊条件はSiH.100%
、600℃, 0.1torrであり、これにより粒径
500A前後のPoly−Si膜が形成される。その後
叶y02下、1000℃に2時間保つことにより約10
00人のゲート酸化膜が形成される。ついで、LP−C
VD法により、n”−Poly−Silを約3000入
厚に形或する。形或条件はPH33%を含有するS i
H 4を用い600℃, 0.1torrであった。ゲ
ート@極のバターニングはSF630SCCM, 0,
ltorrのドライエッチングにより行った。その後,
リンをSin2膜を通して1XIO”am−”ドーズイ
オン注入により注入し、900℃で30分活性化を行い
,TFT部とセンサ部のソース・ドレイン領域の形或を
行った.その後,ゲートのセルファラインを利用して,
HF:H20=1:6で60秒浸漬して、イオン注入時
にソース・ドレイン領域をカバーしていたSin,層を
エッチング除去し、ついで、コンタクトホール用層間絶
1#層を形成する.すナワチ、LP−CVD法によりS
iH4/o2= 80/200(SCCM)の条件下で
約5000 A厚のSi02層を形成するものである。
ついで,ウェットエッチングによりコンタクトホールを
形成する。エッチング条件は通常の熱Sin2除去の条
件と同一である。
形成する。エッチング条件は通常の熱Sin2除去の条
件と同一である。
その後、AQをマグネトロンスパッタリングで約1μm
厚に形成し、Cx F t + S I C Q 4系
でドライエッチングし、本発明のイメージセンサを得た
. 〔効 果〕 本発明の層構戒を採ることにより、従来のものに較べて
その製造工程数を大巾に低減でき,使用マスクの枚数も
大巾に減すことができた。その結果,イメージセンサの
コストが下り、信頼性の高い製品を得ることができた。
厚に形成し、Cx F t + S I C Q 4系
でドライエッチングし、本発明のイメージセンサを得た
. 〔効 果〕 本発明の層構戒を採ることにより、従来のものに較べて
その製造工程数を大巾に低減でき,使用マスクの枚数も
大巾に減すことができた。その結果,イメージセンサの
コストが下り、信頼性の高い製品を得ることができた。
第1図■〜■は従来型イメージセンサの製造工程を示し
、第2図■〜■は本発明イメージセンサの製造工程を示
す6 1:絶縁基板 6:コンタクトホール2:TFT
活性層 7:配線電極 2′:センサ部感光層 8:センサ感光層3:ゲート酸
化膜 9:コンタクトホール4:ゲート電極 1
0:電極 5:眉間絶縁層
、第2図■〜■は本発明イメージセンサの製造工程を示
す6 1:絶縁基板 6:コンタクトホール2:TFT
活性層 7:配線電極 2′:センサ部感光層 8:センサ感光層3:ゲート酸
化膜 9:コンタクトホール4:ゲート電極 1
0:電極 5:眉間絶縁層
Claims (1)
- 【特許請求の範囲】 1、絶縁基板上に設けた薄膜トランジスタ部と、それと
同一基板上に形成されたセンサ部からなるイメージセン
サにおいて、トランジスタおよびセンサ共に多結晶ある
いは単結晶シリコンよりなる同一の用材を使用している
ことを特徴とするイメージセンサ。 2、前記薄膜トランジスタ部のゲート絶縁膜上に透明導
電層を設けたことを特徴とする請求項1記載のイメージ
センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235304A JPH0397271A (ja) | 1989-09-11 | 1989-09-11 | イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235304A JPH0397271A (ja) | 1989-09-11 | 1989-09-11 | イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397271A true JPH0397271A (ja) | 1991-04-23 |
Family
ID=16984134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235304A Pending JPH0397271A (ja) | 1989-09-11 | 1989-09-11 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525527A (en) * | 1992-02-20 | 1996-06-11 | Minnesota Mining And Manufacturing Company | Process for producing a solid state radiation detector |
| US6020581A (en) * | 1998-02-24 | 2000-02-01 | International Business Machines Corporation | Solid state CMOS imager using silicon-on-insulator or bulk silicon |
| US20180258834A1 (en) * | 2015-12-21 | 2018-09-13 | Mitsubishi Heavy Industries Engine & Turbocharger Ltd. | Precombustion-chamber engine |
-
1989
- 1989-09-11 JP JP1235304A patent/JPH0397271A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525527A (en) * | 1992-02-20 | 1996-06-11 | Minnesota Mining And Manufacturing Company | Process for producing a solid state radiation detector |
| US5818053A (en) * | 1992-02-20 | 1998-10-06 | Imation Corp. | Multi-module solid state radiation detector with continuous photoconductor layer and fabrication method |
| US5942756A (en) * | 1992-02-20 | 1999-08-24 | Imation Corp. | Radiation detector and fabrication method |
| US6262421B1 (en) | 1992-02-20 | 2001-07-17 | Imation Corp. | Solid state radiation detector for x-ray imaging |
| US6020581A (en) * | 1998-02-24 | 2000-02-01 | International Business Machines Corporation | Solid state CMOS imager using silicon-on-insulator or bulk silicon |
| US20180258834A1 (en) * | 2015-12-21 | 2018-09-13 | Mitsubishi Heavy Industries Engine & Turbocharger Ltd. | Precombustion-chamber engine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09509792A (ja) | 支持ウェーハ上に接着した半導体物質の層中に半導体素子が形成した半導体装置の製造方法 | |
| JPH0397271A (ja) | イメージセンサ | |
| JPH03179778A (ja) | 薄膜半導体形成用絶縁基板 | |
| JPS63115371A (ja) | 絶縁基板上のシリコン島状領域の上に2酸化シリコン層を形成する方法 | |
| JP3075620B2 (ja) | 半導体装置の製造方法 | |
| JPS63146436A (ja) | 薄膜トランジスタ−の製造方法 | |
| JPH07312426A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2689596B2 (ja) | 半導体装置の製造方法 | |
| JPH03227024A (ja) | 半導体装置の製造方法 | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPS62160769A (ja) | 薄膜トランジスタ素子 | |
| JPH10209388A (ja) | 薄膜トランジスタ強誘電体ランダムアクセスメモリ及びその製造方法 | |
| JPH0616560B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPH0571193B2 (ja) | ||
| JPH04326576A (ja) | 半導体装置の製造方法 | |
| JPS647511B2 (ja) | ||
| JPS631071A (ja) | 薄膜半導体装置 | |
| JPH0395970A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JPH05173184A (ja) | 液晶表示装置 | |
| JPS62115868A (ja) | 半導体装置の製造方法 | |
| JP2002170892A (ja) | 積層型ゲート酸化膜構造の製造方法 | |
| JPH077156A (ja) | 電界効果型薄膜トランジスタ | |
| JPH0997877A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2633402B2 (ja) | 液晶表示装置の製造方法 |