JPH0399439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0399439A JPH0399439A JP1235568A JP23556889A JPH0399439A JP H0399439 A JPH0399439 A JP H0399439A JP 1235568 A JP1235568 A JP 1235568A JP 23556889 A JP23556889 A JP 23556889A JP H0399439 A JPH0399439 A JP H0399439A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
動作速度がａ速な半導体装置の製造方法に関し、動作速
度が超高速であり、かつ、増幅率の向上を図ることを目
的とし、 基板上にコレクタ領域を介してベース領域を形成するｒ
程と、該ベース領域上に、所定厚みの真性半々体層を形
成するＩ稈と、該真性’Ｉ’３９体層上に、前記ベース
領域の半導体材料と同等又は大なるエネルギーギャップ
を有する半導体材料よりなるエミッタ領域を形成する工
程とを含むように構成する。
度が超高速であり、かつ、増幅率の向上を図ることを目
的とし、 基板上にコレクタ領域を介してベース領域を形成するｒ
程と、該ベース領域上に、所定厚みの真性半々体層を形
成するＩ稈と、該真性’Ｉ’３９体層上に、前記ベース
領域の半導体材料と同等又は大なるエネルギーギャップ
を有する半導体材料よりなるエミッタ領域を形成する工
程とを含むように構成する。
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に動作速度が
高速な半導体ＨＭの製造り法に関する。
高速な半導体ＨＭの製造り法に関する。
近年、半導体装置は動作速度が高速化しているが、より
大容量かつ機能の高い諸情報処理システムには、より高
速で集ｌａ度の高い半導体装置が費求される。
大容量かつ機能の高い諸情報処理システムには、より高
速で集ｌａ度の高い半導体装置が費求される。
（従来の技術）
従来の高速の′１！尋体装防についてパイボーラトラン
ジスタを例に、第４図に示し、簡単に説明する。第４図
（Ａ）は多層配線前のバイポーラトランジスタの構造断
面図であり、第４図（Ｂ）はへ１０バイポーラトランジ
スタ（ＨＢ Ｔ ）の構造断面図である。第４図（Ａ）
中、Ｅはエミッタ、Ｃは」レクタ、Ｂはベースであり（
第４図（Ｂ）も同様）、２０は基板（図示せず）上にエ
ピタ１シ１シル成長されたｎ型のシリコン（Ｓｉ）層で
ある。
ジスタを例に、第４図に示し、簡単に説明する。第４図
（Ａ）は多層配線前のバイポーラトランジスタの構造断
面図であり、第４図（Ｂ）はへ１０バイポーラトランジ
スタ（ＨＢ Ｔ ）の構造断面図である。第４図（Ａ）
中、Ｅはエミッタ、Ｃは」レクタ、Ｂはベースであり（
第４図（Ｂ）も同様）、２０は基板（図示せず）上にエ
ピタ１シ１シル成長されたｎ型のシリコン（Ｓｉ）層で
ある。
このＳｉ ［２０ではＰ＋型のベース領域２１が拡散さ
れている。ベース領域２１は、ベースのコンタクト部分
を外部ベース領域２１ａ、エミッタのコンタクト部分と
内部ベース領域２１ｂで構成される。また、内部ベース
領域２１ｂではｎ型のエミッタ領域２２が拡散されてい
る。これは、いわゆるＳＳＴ法（ｓｕｐｅｒ ｓｅｌｆ
−ａｌｉｇｎｅｄ ｔｅｃｈｎｏｌｏｇｙ ）と呼ばれ
るもので、１枚のマスクで内部ベース領域２１ｂ及びエ
ミッタ領域２２をセルファライン形成し、多結晶Ｓ；を
Ｐ＋とｎ＋の拡散源とすることにより、電極取出し部及
びその間隔を多結晶Ｓ；及び酸化膜の厚さまで縮める方
法である。すなわち、エミッタの面積を縮小し、内部ベ
ース領域２１ｂを薄くすることにより、高速領域での使
用に対処したものである。
れている。ベース領域２１は、ベースのコンタクト部分
を外部ベース領域２１ａ、エミッタのコンタクト部分と
内部ベース領域２１ｂで構成される。また、内部ベース
領域２１ｂではｎ型のエミッタ領域２２が拡散されてい
る。これは、いわゆるＳＳＴ法（ｓｕｐｅｒ ｓｅｌｆ
−ａｌｉｇｎｅｄ ｔｅｃｈｎｏｌｏｇｙ ）と呼ばれ
るもので、１枚のマスクで内部ベース領域２１ｂ及びエ
ミッタ領域２２をセルファライン形成し、多結晶Ｓ；を
Ｐ＋とｎ＋の拡散源とすることにより、電極取出し部及
びその間隔を多結晶Ｓ；及び酸化膜の厚さまで縮める方
法である。すなわち、エミッタの面積を縮小し、内部ベ
ース領域２１ｂを薄くすることにより、高速領域での使
用に対処したものである。
また、第４図（Ｂ）のＨＢＦは、コレクタ電極Ｃ上にｎ
型Ｓｉ層（コレクタ領域）２３を形成し、このＳｉ １
１２３にＰ型３ｉのベース領域２４を拡散により形成し
ている。このベース領１ｉｉ！２４上にｎ型シリカカー
ボン（Ｓｉ Ｃ）ＩＦ）２５を形成して、へ１０接合し
、Ｓｉ０層２５上にエミッタ電極Ｅを形成したものであ
る。すなわち、ヘテロ界面によりベース濃度を上げるこ
とでベース抵抗を小さくし、周波数帯域ｆｔのピークを
上昇るさせることによって高速化しているものである。
型Ｓｉ層（コレクタ領域）２３を形成し、このＳｉ １
１２３にＰ型３ｉのベース領域２４を拡散により形成し
ている。このベース領１ｉｉ！２４上にｎ型シリカカー
ボン（Ｓｉ Ｃ）ＩＦ）２５を形成して、へ１０接合し
、Ｓｉ０層２５上にエミッタ電極Ｅを形成したものであ
る。すなわち、ヘテロ界面によりベース濃度を上げるこ
とでベース抵抗を小さくし、周波数帯域ｆｔのピークを
上昇るさせることによって高速化しているものである。
しかし、いわゆるＳＳＴ法による場合は、フォトリソグ
ラフィ技術に依存していることから、内部ベース領域２
１ｂの厚さを薄くすることに限界がある。また、内部ベ
ース領域２１ｂを薄くすることは、ベース抵抗とベース
・エミッタ耐圧（ベース・エミッタ間、ベース・コレク
タ間、エミッタ・」レクタ間）の低下を招き、トランジ
スタの増幅率を上げることができないという問題がある
。
ラフィ技術に依存していることから、内部ベース領域２
１ｂの厚さを薄くすることに限界がある。また、内部ベ
ース領域２１ｂを薄くすることは、ベース抵抗とベース
・エミッタ耐圧（ベース・エミッタ間、ベース・コレク
タ間、エミッタ・」レクタ間）の低下を招き、トランジ
スタの増幅率を上げることができないという問題がある
。
さらに、第４図（［３）のように、ヘテロ界面を形成す
る場合、エミッタ領域２５の成長時に、ベース領域２４
から不純物が拡散し、理想的なヘテロ界面を形成するこ
とができないという問題がある。
る場合、エミッタ領域２５の成長時に、ベース領域２４
から不純物が拡散し、理想的なヘテロ界面を形成するこ
とができないという問題がある。
そこで、本発明は上記課題に鑑みなされたもので、動作
速度が超高速であり、かつ増幅率の向上を図る′１！尋
体装置の製造方法を提供することを目的とする。
速度が超高速であり、かつ増幅率の向上を図る′１！尋
体装置の製造方法を提供することを目的とする。
上記課題は、基板上にコレクタ領域を介してベース領域
を形成する工程と、該ベース領域上に、所定厚みの真性
半導体層を形成する工程と、該真性半導体層上に、前記
ベース領域の半導体材料と同等又は大なるエネルギーギ
ャップを有する半導体材料よりなるエミッタ領域を形成
する工程とを含む半導体装置の製造方法によって達成さ
れる。
を形成する工程と、該ベース領域上に、所定厚みの真性
半導体層を形成する工程と、該真性半導体層上に、前記
ベース領域の半導体材料と同等又は大なるエネルギーギ
ャップを有する半導体材料よりなるエミッタ領域を形成
する工程とを含む半導体装置の製造方法によって達成さ
れる。
本発明は、ベース領域とエミッタ領域との間に真性゛飽
導体層を形成している。これにより、エミッタ領域を形
成する場合、エミッタ領域にベース領域より不純物が混
入することがなく、ベース濃度が上り、ベース抵抗を下
げることが可能となる。。
導体層を形成している。これにより、エミッタ領域を形
成する場合、エミッタ領域にベース領域より不純物が混
入することがなく、ベース濃度が上り、ベース抵抗を下
げることが可能となる。。
また、エミッタ領域を構成する半導体材料は、ベース領
域の半導体材料よりエネルギーギャップが同等又は大な
るもので形成される。これにより、電子の注入効５−１
すなわち、増幅率が向上する。
域の半導体材料よりエネルギーギャップが同等又は大な
るもので形成される。これにより、電子の注入効５−１
すなわち、増幅率が向上する。
第１図に本発明の・一実施例を示す。第１図は本発明方
法により製造したヘテロ接合型バイポーラトランジスタ
（ＨＢｒ）を説明する構造断面図である。第１図におい
て、アルミニウム（ＡＬ）等のコレクタ゛電極Ｃ上にコ
レクタ領域を構成するｎ−型のシリコン（Ｓｉ）１Ｍ１
が形成されている。
法により製造したヘテロ接合型バイポーラトランジスタ
（ＨＢｒ）を説明する構造断面図である。第１図におい
て、アルミニウム（ＡＬ）等のコレクタ゛電極Ｃ上にコ
レクタ領域を構成するｎ−型のシリコン（Ｓｉ）１Ｍ１
が形成されている。
このｎ ５ｉ１ｉ１上では、Ｐ型３ｉが拡散により形
成され、ベースｆｆＩ域２を構成している。ベース領域
２上ではカーボン（Ｃ）等の真性半導体層３が選択的（
又は全面）に所定厚みで形成される。
成され、ベースｆｆＩ域２を構成している。ベース領域
２上ではカーボン（Ｃ）等の真性半導体層３が選択的（
又は全面）に所定厚みで形成される。
また、真性半導体層３上にｎ型のシリカカーボン（Ｓｉ
Ｃ）層が形成され、エミッタ領域４を構成する。この
５ｉＣ１４は、ベース領域２を構成する半導体材料と反
対のｗＩ電型でペテロ接合され、同等又は大なるエネル
ギーギャップを有するものが使用される（例えば、ポリ
Ｓｔ 、７モルノ７ス（ａ）Ｓｉ、ベータ（β） Ｓ
！ ＠ ）。そして、絶縁１１５間より露出したベース
領域２上に、アルミニウム（Ａｘ ）電極６で形成され
たベース電極Ｂ及び、Ｉミッタ領域４上にＡＬ電極６で
形成されたエミッタ電極Ｅが形成されたものである。
Ｃ）層が形成され、エミッタ領域４を構成する。この
５ｉＣ１４は、ベース領域２を構成する半導体材料と反
対のｗＩ電型でペテロ接合され、同等又は大なるエネル
ギーギャップを有するものが使用される（例えば、ポリ
Ｓｔ 、７モルノ７ス（ａ）Ｓｉ、ベータ（β） Ｓ
！ ＠ ）。そして、絶縁１１５間より露出したベース
領域２上に、アルミニウム（Ａｘ ）電極６で形成され
たベース電極Ｂ及び、Ｉミッタ領域４上にＡＬ電極６で
形成されたエミッタ電極Ｅが形成されたものである。
次に、本発明方法の工程を第２図により詳述する。まず
、Ｐ型３ｉ基板１０上に埋込みＩＩ（ｎ”）１１が形成
されると共に、コレクタ領域のｎ型３４１１Ｉが１ビタ
ヤシヤル成長される（第２図（Ａ））。埋込みｆｍｌｌ
はコレクタの直列抵抗を下ｔデて低い飽和抵抗、飽和電
圧を得るためのもので・−殻内に行われているものであ
る。
、Ｐ型３ｉ基板１０上に埋込みＩＩ（ｎ”）１１が形成
されると共に、コレクタ領域のｎ型３４１１Ｉが１ビタ
ヤシヤル成長される（第２図（Ａ））。埋込みｆｍｌｌ
はコレクタの直列抵抗を下ｔデて低い飽和抵抗、飽和電
圧を得るためのもので・−殻内に行われているものであ
る。
そして、ｎ型Ｓｉ ＷＪｌを酸化させて酸化シリコン膜
（Ｓｉ ０２ ）の絶縁層５を形成し、フォトリソグラ
フィを経て拡散によりＰ型のベース領域２が形成される
（第２図（Ｂ））。つづいて、レジストパターニングの
後、フォトマスク１２により絶縁ｆｆ１５をエツチング
により、エミッタ領域部分を形成し、露出らたベース領
域２に例えばカーボン（Ｃ）等の真性半導体層３を形成
する。この真性半導体層３はＣＶＤ （化学気相成長）
法により数十人〜数百へ成長させる（第２図（Ｃ））。
（Ｓｉ ０２ ）の絶縁層５を形成し、フォトリソグラ
フィを経て拡散によりＰ型のベース領域２が形成される
（第２図（Ｂ））。つづいて、レジストパターニングの
後、フォトマスク１２により絶縁ｆｆ１５をエツチング
により、エミッタ領域部分を形成し、露出らたベース領
域２に例えばカーボン（Ｃ）等の真性半導体層３を形成
する。この真性半導体層３はＣＶＤ （化学気相成長）
法により数十人〜数百へ成長させる（第２図（Ｃ））。
ここで、ＣＶＤ法はある程度の成長で成長が止まること
から！ＩＩＪＷＪ性があり、厚みを制御して成長さする
場合に用いられる。
から！ＩＩＪＷＪ性があり、厚みを制御して成長さする
場合に用いられる。
そして、真性半導体Ｔｌ３３及び絶縁層５上にｎ型Ｓｉ
Ｃ層（４）を設け、フォトマスク１３によりレジストパ
ターニングした後、エミッタ領域部分以外のＳｉＣをエ
ツチングにより除去し、エミッタ領域にドープされたｎ
型Ｓｉ０層４を形成する（第２図（Ｄ））。
Ｃ層（４）を設け、フォトマスク１３によりレジストパ
ターニングした後、エミッタ領域部分以外のＳｉＣをエ
ツチングにより除去し、エミッタ領域にドープされたｎ
型Ｓｉ０層４を形成する（第２図（Ｄ））。
つづいて、絶縁ＷＪ５上のベース及びコレクタ領域にコ
ンタクト・ホールを形成し、フォトマスク１４によりベ
ースＢ、エミッタＥ及びコレクタＣのそれぞれの領域に
アルミニウム（Ａｉ）ｆｆｉ極６を形成するものである
（第２図（Ｅ））。
ンタクト・ホールを形成し、フォトマスク１４によりベ
ースＢ、エミッタＥ及びコレクタＣのそれぞれの領域に
アルミニウム（Ａｉ）ｆｆｉ極６を形成するものである
（第２図（Ｅ））。
次に、第３図に、本発明方法を前述のＳＳ■の方法に応
用した場合の構造断面図を示す。第３図において、ＰＬ
！Ｓｉｉ板１０に埋込み層１１が埋め込まれ、これらの
上にコレクタ領域のｎ型５ｉ１１が形成されている。、
ｎ型Ｓｉ １１１１１ではＰ型のベース領域２が拡散に
より形成されている。このベース領域２の外部ベース領
域２ａはＰ１ドープされた３ｉ層１５を介してベース電
極に接続される。内部ベース領域２ｂは二層の酸化Ｓｉ
膚１６ａ、１６ｂをエツチング等により選択的に除去し
、この部分にカーボン等の真性半導体層３をＣＶＤ法に
より形成する。そして、負性半導体層３上にＩミッタＷ
４域のｎ型Ｓｉ０層４を形成し、さらにアルミ（Ａｉ
）電極６を形成することによって、ＴミッタＥが形成さ
れる。
用した場合の構造断面図を示す。第３図において、ＰＬ
！Ｓｉｉ板１０に埋込み層１１が埋め込まれ、これらの
上にコレクタ領域のｎ型５ｉ１１が形成されている。、
ｎ型Ｓｉ １１１１１ではＰ型のベース領域２が拡散に
より形成されている。このベース領域２の外部ベース領
域２ａはＰ１ドープされた３ｉ層１５を介してベース電
極に接続される。内部ベース領域２ｂは二層の酸化Ｓｉ
膚１６ａ、１６ｂをエツチング等により選択的に除去し
、この部分にカーボン等の真性半導体層３をＣＶＤ法に
より形成する。そして、負性半導体層３上にＩミッタＷ
４域のｎ型Ｓｉ０層４を形成し、さらにアルミ（Ａｉ
）電極６を形成することによって、ＴミッタＥが形成さ
れる。
このように、真性半導体層３はバリアー層としての役割
をなし、Ｔミッタｉ域（ｎ型Ｓｉ０層４）の形成時にベ
ース領域２からの不純物が混入することがない。従って
、ベース濃度を上げることができることからベース抵抗
を低下さゼることができ、動作速度を超高速とすること
ができる。また、エミッタ領域４の半導体材料（Ｓｉ
Ｃ）はベース領域２の半導体材料（Ｓｉ ）よりエネル
ギーギャップが大きいことから増幅率を向上させること
ができる。
をなし、Ｔミッタｉ域（ｎ型Ｓｉ０層４）の形成時にベ
ース領域２からの不純物が混入することがない。従って
、ベース濃度を上げることができることからベース抵抗
を低下さゼることができ、動作速度を超高速とすること
ができる。また、エミッタ領域４の半導体材料（Ｓｉ
Ｃ）はベース領域２の半導体材料（Ｓｉ ）よりエネル
ギーギャップが大きいことから増幅率を向上させること
ができる。
さらに、例えば従来の８８丁と比較した場合、へ１０接
合界面に生じる界面準位の影響が低減され、遮断周波数
及び電流利得の大きな゛＃！導体装置を製造することが
できる。
合界面に生じる界面準位の影響が低減され、遮断周波数
及び電流利得の大きな゛＃！導体装置を製造することが
できる。
（発明の効果）
以上のように本発明によれば、ベース領域と工ミッタ領
域との間に所定の真性上導体層を形成することにより、
エミッタ領域の電子構造が即想的となることから動作速
度を超高速とすることができ、かつ、増幅率の向上を図
ることができる。
域との間に所定の真性上導体層を形成することにより、
エミッタ領域の電子構造が即想的となることから動作速
度を超高速とすることができ、かつ、増幅率の向上を図
ることができる。
第１図は本発明方法の一実施例の構造断面図、第２図は
本発明方法の断面工程図、 第３図は本発明り法をＳＳＴに応用した場合の構造断面
図、 第４図は従来の＾透型の半導体装置の構造断面図である
。 図において、 １はｎ型３ｉ層（」レクタ領域）、 ２はベース領域、 ３は良性半導体層、 ４はｎ望Ｓｉ ＣＸｉ （エミッタ領域）６はＡｉ電極 を示す。 第 図 Ｐ型Ｓｉ □１０ 本宅凋方本ｔＳＳＴ ｔ’：爬Ｗ４ｕ對をか一翔麺断衝
配第３図 ←←１３ 第２図 （Ａ） 第４図
本発明方法の断面工程図、 第３図は本発明り法をＳＳＴに応用した場合の構造断面
図、 第４図は従来の＾透型の半導体装置の構造断面図である
。 図において、 １はｎ型３ｉ層（」レクタ領域）、 ２はベース領域、 ３は良性半導体層、 ４はｎ望Ｓｉ ＣＸｉ （エミッタ領域）６はＡｉ電極 を示す。 第 図 Ｐ型Ｓｉ □１０ 本宅凋方本ｔＳＳＴ ｔ’：爬Ｗ４ｕ對をか一翔麺断衝
配第３図 ←←１３ 第２図 （Ａ） 第４図
Claims (1)
- 【特許請求の範囲】 基板上にコレクタ領域を介してベース領域を形成する工
程と、 該ベース領域上に、所定厚みの真性半導体層を形成する
工程と、 該真性半導体層上に、前記ベース領域の半導体材料と同
等又は大なるエネルギーギャップを有する半導体材料よ
りなるエミッタ領域を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235568A JPH0399439A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235568A JPH0399439A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399439A true JPH0399439A (ja) | 1991-04-24 |
Family
ID=16987921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235568A Pending JPH0399439A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492993B1 (ko) * | 1997-12-12 | 2005-08-05 | 삼성전자주식회사 | 슬라이딩을방지할수있는웨이퍼이동장치 |
-
1989
- 1989-09-13 JP JP1235568A patent/JPH0399439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492993B1 (ko) * | 1997-12-12 | 2005-08-05 | 삼성전자주식회사 | 슬라이딩을방지할수있는웨이퍼이동장치 |
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