JPH0222826A - バイポーラ型半導体集積回路装置 - Google Patents
バイポーラ型半導体集積回路装置Info
- Publication number
- JPH0222826A JPH0222826A JP63173207A JP17320788A JPH0222826A JP H0222826 A JPH0222826 A JP H0222826A JP 63173207 A JP63173207 A JP 63173207A JP 17320788 A JP17320788 A JP 17320788A JP H0222826 A JPH0222826 A JP H0222826A
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- JP
- Japan
- Prior art keywords
- type
- region
- type buried
- integrated circuit
- semiconductor substrate
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に高耐圧系の半
導体バイポーラ型集積回路装置に関する。
導体バイポーラ型集積回路装置に関する。
従来、この種の高耐圧系バイポーラ型半導体集積回路装
置は、Ｐ型半導体基板上にＮ型埋込み層と素子間を絶縁
するためのＰ壁埋込み層を持ち、この全面にＮ型エピタ
キシャル層を形成後、Ｐ型絶縁領域を完成して、この領
域内にバイポーラ・トランジスタ、抵抗等をそれぞれ形
成したものである。
置は、Ｐ型半導体基板上にＮ型埋込み層と素子間を絶縁
するためのＰ壁埋込み層を持ち、この全面にＮ型エピタ
キシャル層を形成後、Ｐ型絶縁領域を完成して、この領
域内にバイポーラ・トランジスタ、抵抗等をそれぞれ形
成したものである。
しかしながら、上述したかかる構造の従来のバイポーラ
型半導体集積回路装置は、Ｐ型半導体基板上のＮ型埋込
み層とＰ壁埋込み層上にＮ−型エピタキシャル層を形成
するとき、Ｐ型半導体基板またはＰ壁埋込み層からＰ型
不純物がＮ″′型エピタキシャル層内にアウトデイフュ
ージョンするので、エピタキシャル層の不純物がコンペ
ンセイトされ、Ｎ−型エピタキシャル層の一部領域がＰ
−型へ反転するか若しくはＮ−型となることがある。こ
のために、後から形成されるＮＰＮトランジスタ等の飽
和抵抗が増大し、集積回路としての正常動作をなし得な
いという問題が生じる。
型半導体集積回路装置は、Ｐ型半導体基板上のＮ型埋込
み層とＰ壁埋込み層上にＮ−型エピタキシャル層を形成
するとき、Ｐ型半導体基板またはＰ壁埋込み層からＰ型
不純物がＮ″′型エピタキシャル層内にアウトデイフュ
ージョンするので、エピタキシャル層の不純物がコンペ
ンセイトされ、Ｎ−型エピタキシャル層の一部領域がＰ
−型へ反転するか若しくはＮ−型となることがある。こ
のために、後から形成されるＮＰＮトランジスタ等の飽
和抵抗が増大し、集積回路としての正常動作をなし得な
いという問題が生じる。
本発明の目的は、上記の問題点に鑑み、Ｐ型半導体基板
上のＮ−型エピタキシャル層に局部的Ｐ−型反転若しく
はＮ−型変化を生じる二となきバイポーラ型半導体集積
回路装置を提供することである。
上のＮ−型エピタキシャル層に局部的Ｐ−型反転若しく
はＮ−型変化を生じる二となきバイポーラ型半導体集積
回路装置を提供することである。
本発明によれば、バイポーラ型半導体集積回路装置は、
Ｐ型半導体基板と、前記基板上に選択的に形成されるＮ
型埋込み領域および絶縁領域のＰ＋型埋込み層と、前記
Ｎ型埋込み領域の一部領域に選択形成される前記Ｐ型半
導体基板および絶縁領域のＰ＋型埋込み領域に対して２
倍以上の高濃度をもつＮ＋型埋込み層とを含んで構成さ
れる。
Ｐ型半導体基板と、前記基板上に選択的に形成されるＮ
型埋込み領域および絶縁領域のＰ＋型埋込み層と、前記
Ｎ型埋込み領域の一部領域に選択形成される前記Ｐ型半
導体基板および絶縁領域のＰ＋型埋込み領域に対して２
倍以上の高濃度をもつＮ＋型埋込み層とを含んで構成さ
れる。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す高耐圧系バイポーラ型
半導体集積回路装置の部分断面図である。この集積回路
装置はつぎのようにして作る。すなわち、まずＰ型半導
体基板１（濃度１×１０１５〜５ Ｘ １０１６／ｃｎ
ｉ ）上にＮ型埋込み領域２（表面濃度５ Ｘ １０１
６〜８Ｘ１０１）／吊）とＰ壁埋込み領域３（表面濃度
５ Ｘ １０１６〜２×１０１８／ ｃｕｔ ）を形成
後、Ｎ型埋込み領域２の一部にＮ＋型埋込み領域４（表
面濃度Ｉ Ｘ １０１７〜１×１０１９／Ｃ：ｒｄ）を
局部的に形成する。この時Ｎ＋型埋込み領域４の濃度を
、本実施例のようにＰ型半導体基板１およびＰ壁埋込み
領域３の表面濃度よりも２倍以上にすることが必要であ
る。このＮ１埋込み領域４を備えることで、Ｎ−エピタ
キシャル層５が形成される際の不純物のコンペンセイト
は緩和され、その一部が局部的にＮ−型領域もしくはＰ
−型領域となることが防止される。
半導体集積回路装置の部分断面図である。この集積回路
装置はつぎのようにして作る。すなわち、まずＰ型半導
体基板１（濃度１×１０１５〜５ Ｘ １０１６／ｃｎ
ｉ ）上にＮ型埋込み領域２（表面濃度５ Ｘ １０１
６〜８Ｘ１０１）／吊）とＰ壁埋込み領域３（表面濃度
５ Ｘ １０１６〜２×１０１８／ ｃｕｔ ）を形成
後、Ｎ型埋込み領域２の一部にＮ＋型埋込み領域４（表
面濃度Ｉ Ｘ １０１７〜１×１０１９／Ｃ：ｒｄ）を
局部的に形成する。この時Ｎ＋型埋込み領域４の濃度を
、本実施例のようにＰ型半導体基板１およびＰ壁埋込み
領域３の表面濃度よりも２倍以上にすることが必要であ
る。このＮ１埋込み領域４を備えることで、Ｎ−エピタ
キシャル層５が形成される際の不純物のコンペンセイト
は緩和され、その一部が局部的にＮ−型領域もしくはＰ
−型領域となることが防止される。
従って、その後Ｎ−型エビタキシャル層５（濃度８ Ｘ
１０ ’４／ｃｏ？＞を形成し、Ｐ＋型絶縁領域７、
Ｐ型ベース領域８、Ｎ＋型コレクタ領域９、Ｎ１型エミ
ッタ領域１０を通常の技術を用いて順次形成し、ベース
、コレクタ、エミッタの各電極１１．１２．１３を設け
れば高耐圧バイポーラ型集積回路装置が完成する。
１０ ’４／ｃｏ？＞を形成し、Ｐ＋型絶縁領域７、
Ｐ型ベース領域８、Ｎ＋型コレクタ領域９、Ｎ１型エミ
ッタ領域１０を通常の技術を用いて順次形成し、ベース
、コレクタ、エミッタの各電極１１．１２．１３を設け
れば高耐圧バイポーラ型集積回路装置が完成する。
第２図は本発明の他の実施例を示す高耐圧系バイポーラ
型半導体集積回路装置の部分断面図である。本実施例に
よれば、２つのＮ＋型、埋込み領域４ａ、４ｂがＮ型埋
込み領域２上に設けられる。
型半導体集積回路装置の部分断面図である。本実施例に
よれば、２つのＮ＋型、埋込み領域４ａ、４ｂがＮ型埋
込み領域２上に設けられる。
この際、一方の埋込み領域４ａをＮ型埋込み領域２から
一部飛出すように形成してもよい。
一部飛出すように形成してもよい。
以上詳細に説明したように、本発明によれば、Ｎ型埋込
み層上に重ねてＰ型半導体基板およびＰ壁埋込み層の表
面濃度よりも２＠以上の高濃度をもつＮ４型埋込み領域
が局部的に設けられたことにより、Ｎ′″型エピタキシ
ャル層を成長する時、エピタキシャル層内にＮ−型領域
やＰ−型の局部領域の形成が妨げるので、高耐圧バイポ
ーラ型半導体集積回路装置の高性能化に原著な効果をあ
げることができる。
み層上に重ねてＰ型半導体基板およびＰ壁埋込み層の表
面濃度よりも２＠以上の高濃度をもつＮ４型埋込み領域
が局部的に設けられたことにより、Ｎ′″型エピタキシ
ャル層を成長する時、エピタキシャル層内にＮ−型領域
やＰ−型の局部領域の形成が妨げるので、高耐圧バイポ
ーラ型半導体集積回路装置の高性能化に原著な効果をあ
げることができる。
発明の他の実施例を示す高耐圧バイポーラ型半導体集積
回路装置の断面図である。
回路装置の断面図である。
１・・・Ｐ型半導体基板、２・・・Ｎ型埋込み層、３・
・・Ｐ壁埋込み層、４．４ａ、４ｂ・・・Ｎ＋型埋込み
層、５・・・Ｎ−型エピタキシャル層、６・・・絶縁膜
、７・・・Ｐ＋型絶縁領域、８・・・Ｐ型ベース領域、
９・・・Ｎ“型コレクタ領域、１０・・・Ｎ＋型エミッ
タ領域、１１・・・ベース電極、１２・・・コレクタ電
極、１３・・・エミッタ電極。
・・Ｐ壁埋込み層、４．４ａ、４ｂ・・・Ｎ＋型埋込み
層、５・・・Ｎ−型エピタキシャル層、６・・・絶縁膜
、７・・・Ｐ＋型絶縁領域、８・・・Ｐ型ベース領域、
９・・・Ｎ“型コレクタ領域、１０・・・Ｎ＋型エミッ
タ領域、１１・・・ベース電極、１２・・・コレクタ電
極、１３・・・エミッタ電極。
Claims (1)
- Ｐ型半導体基板と、前記基板上に選択的に形成されるＮ
型埋込み領域および絶縁領域のＰ＾＋型埋込み領域と、
前記Ｎ型埋込み領域の一部領域に選択形成される前記Ｐ
型半導体基板および絶縁領域のＰ＾＋型埋込み領域に対
して２倍以上の高濃度をもつＮ＾＋型埋込み層とを備え
ることを特徴とするバイポーラ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173207A JPH0222826A (ja) | 1988-07-11 | 1988-07-11 | バイポーラ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173207A JPH0222826A (ja) | 1988-07-11 | 1988-07-11 | バイポーラ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222826A true JPH0222826A (ja) | 1990-01-25 |
Family
ID=15956101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173207A Pending JPH0222826A (ja) | 1988-07-11 | 1988-07-11 | バイポーラ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222826A (ja) |
-
1988
- 1988-07-11 JP JP63173207A patent/JPH0222826A/ja active Pending
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