JPH04101145U - パリテイチエツク回路 - Google Patents

パリテイチエツク回路

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Publication number
JPH04101145U
JPH04101145U JP275991U JP275991U JPH04101145U JP H04101145 U JPH04101145 U JP H04101145U JP 275991 U JP275991 U JP 275991U JP 275991 U JP275991 U JP 275991U JP H04101145 U JPH04101145 U JP H04101145U
Authority
JP
Japan
Prior art keywords
rom
parity
data
circuit
ram
Prior art date
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Pending
Application number
JP275991U
Other languages
English (en)
Inventor
昌子 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】 【構成】主制御回路１の実行データを格納するＲＯＭ２
と、ＲＯＭ２に格納されているデータに付加するパリテ
ィビットを記憶するＲＡＭ３と、パリティビットの生成
及び検査を行う回路４と、ＲＯＭ２及びＲＡＭ３に対す
るアドレス生成を行う回路５とを備える。これにより、
任意の起動条件においてＲＯＭ２に格納されているデー
タに付加されるパリティビットを生成し、ＲＡＭ３に格
納する。 【効果】パリティファイル作成ツールが不要となり、あ
らかじめパリティＲＯＭを作成する手間が省ける。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案はパリティチェック回路に関する。
【０００２】
【従来の技術】
従来、ＲＯＭのパリティ生成はあらかじめＲＯＭデータを基にしてＲＯＭデー タのパリティファイルを作成し、同種のＲＯＭに焼きつけていたので、主制御部 からの読み出しサイクルでパリティビットの検査を行うだけであった。
【０００３】
【考案が解決しようとする課題】
上述した従来のパリティチェック回路では、あらかじめパリティファイルを作 成し、ＲＯＭに焼きつける仕様となっているので、ＲＯＭデータが複数のプログ ラムファイルで構成されていたり、ＲＯＭを複数使用する時のパリティファイル の作成のためのツールを特別に作成しなければならないという欠点がある。
【０００４】
【課題を解決するための手段】
本考案のパリティチェック回路は、主制御回路の実行データを格納するＲＯＭ と、前記ＲＯＭに格納されているデータに付加するパリティビットを記憶するＲ ＡＭと、前記パリティビットの生成及び検査を行う回路と、前記ＲＯＭ及び前記 ＲＡＭに対するアドレス生成を行う回路とを備え、任意の起動条件において前記 ＲＯＭに格納されているデータに付加される前記パリティビットを生成し前記Ｒ ＡＭに格納する構成である。
【０００５】
【実施例】
次に、本考案について図面を参照して説明する。
【０００６】 本考案の一実施例を示す図１を参照すると、このパリティチェック回路は主制 御部１、主制御部実行データ格納メモリ（ＲＯＭ）２、パリティデータ格納メモ リ（ＲＡＭ）３、パリティデータを生成及び検査するパリティ生成／検査部４、 パリティデータ生成時のＲＯＭ，ＲＡＭのアドレスまたは制御信号を生成するカ ウンタ部５、パリティデータ生成起動条件となる電源スイッチ６を備える。また 、主制御部１が読み出すＲＯＭ２のデータ格納アドレスを指示するＣＰＵアドレ ス１０とパリティデータ生成時のＲＯＭ２の読み出しアドレス及びＲＡＭ３の書 き込みアドレスを指示するカウンタアドレス１１を選択し、ＲＯＭ２及びＲＡＭ ３のメモリアドレス１２を決定するアドレス選択部７を有する。また、主制御部 １のメモリ制御信号のＣＰＵ読み出し信号３０とパリティデータ生成時のＲＯＭ ２の読み出し信号及びＲＡＭ３の書き込み信号となるカウンタ読み出し信号３１ とを選択し、ＲＯＭ２のメモリ読み出し信号３２を決定する制御線選択部８と、 さらにパリティ誤り発生通知の誤り表示ランプ９とを有する。
【０００７】 電源スイッチ６を閉じてパリティデータ生成起動信号５０を活性化させると、 カウンタ部５が動作しパリティ生成実行信号５１を活性化し、アドレス選択部７ 及び制御線選択部８をカウンタ部５側に選択し、カウンタアドレス１１をメモリ アドレス１２に、かつカウンタ読み出し信号３１をメモリ読み出し信号３２に接 続する。カウンタアドレス１１及びカウンタ読み出し信号３１に従ってＲＯＭ２ よりＣＰＵデータ２０を読み出し、パリティ生成／検査部４にて生成パリティデ ータ２２を生成してＲＡＭ３に書き込む。パリティデータ生成動作が完了すると 、カウンタ部５はパリティ生成実行信号５１を不活性化し、アドレス選択部７及 び制御線選択部８を主制御部１側に選択し、ＣＰＵアドレス１０をメモリアドレ ス１２に、かつＣＰＵ読み出し信号３０をメモリ読み出し信号３２に接続する。 主制御部１はＣＰＵアドレス１０及びＣＰＵ読み出し信号３０を出力し、ＲＯＭ ２に格納されているデータをＣＰＵデータ２０を使用して引取り動作する。この 時、パリティ生成／検査部４はＣＰＵデータ２０と検査パリティデータ２１でパ リティの検査を実行し、誤りがあれば表示信号６１を活性化し、誤り表示ランプ ９を点灯する。
【０００８】
【考案の効果】 以上説明したように本考案によれば、パリティビットの生成機能を備えること により、パリティファイル作成ツールが不要となり、あらかじめパリティＲＯＭ を作成する手間が省ける。
【図面の簡単な説明】
【図１】本考案の一実施例を示す構成図である。
【符号の説明】
１ 主制御部 ２ ＲＯＭ ３ ＲＡＭ ４ パリティ生成／検査部 ５ カウンタ部 ６ 電源スイッチ ７ アドレス選択部 ８ 制御線選択部 ９ エラー表示ランプ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 主制御回路の実行データを格納するＲＯ
    Ｍと、前記ＲＯＭに格納されているデータに付加するパ
    リティビットを記憶するＲＡＭと、前記パリティビット
    の生成及び検査を行う回路と、前記ＲＯＭ及び前記ＲＡ
    Ｍに対するアドレス生成を行う回路とを備え、任意の起
    動条件において前記ＲＯＭに格納されているデータに付
    加される前記パリティビットを生成し前記ＲＡＭに格納
    することを特徴とするパリティチェック回路。
JP275991U 1991-01-31 1991-01-31 パリテイチエツク回路 Pending JPH04101145U (ja)

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JP275991U JPH04101145U (ja) 1991-01-31 1991-01-31 パリテイチエツク回路

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JPH04101145U true JPH04101145U (ja) 1992-09-01

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