JPH04352332A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04352332A JPH04352332A JP12622891A JP12622891A JPH04352332A JP H04352332 A JPH04352332 A JP H04352332A JP 12622891 A JP12622891 A JP 12622891A JP 12622891 A JP12622891 A JP 12622891A JP H04352332 A JPH04352332 A JP H04352332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
、特にｐチャンネル型のＧｅを能動層すなわちチャンネ
ル層とするヘテロ構造電界効果トランジスタに係わる。
、特にｐチャンネル型のＧｅを能動層すなわちチャンネ
ル層とするヘテロ構造電界効果トランジスタに係わる。
【０００２】
【従来の技術】ＩＩＩ −Ｖ族化合物半導体のＧａＡｓ
中での電子の移動度は、Ｓｉ中に比し４〜５倍高いため
、ＧａＡｓを能動層とするｎチャンネル電界効果トラン
ジスタ（ＦＥＴ）を始めとする種々の電子デバイスが高
速高周波用デバイスとして今日実用化されている。
中での電子の移動度は、Ｓｉ中に比し４〜５倍高いため
、ＧａＡｓを能動層とするｎチャンネル電界効果トラン
ジスタ（ＦＥＴ）を始めとする種々の電子デバイスが高
速高周波用デバイスとして今日実用化されている。
【０００３】この高速化に加えＩＣ（集積回路）の低消
費電力化のためにはコンプリメンタリすなわちｐチャン
ネル及びｎチャンネル各ＦＥＴの組合せによる回路構成
を採ることが重要である。
費電力化のためにはコンプリメンタリすなわちｐチャン
ネル及びｎチャンネル各ＦＥＴの組合せによる回路構成
を採ることが重要である。
【０００４】ところが、現状においてホール（正孔）を
担体とする高速デバイスの開発及び実用化が充分でない
。例えばＧａＡｓ中の正孔の移動度μｈ（室温で２５０
ｃｍ２ ／Ｖ・ｓｅｃ）は、電子移動度μｅ（室温で８
６００ｃｍ２ ／Ｖ・ｓｅｃ）に比して極めて小さく、
ＧａＡｓを能動層としてコンプリメンタリな回路をつく
るとｐチャンネルＦＥＴの特性により、回路全体の特性
が制約されてしまうという問題がある。
担体とする高速デバイスの開発及び実用化が充分でない
。例えばＧａＡｓ中の正孔の移動度μｈ（室温で２５０
ｃｍ２ ／Ｖ・ｓｅｃ）は、電子移動度μｅ（室温で８
６００ｃｍ２ ／Ｖ・ｓｅｃ）に比して極めて小さく、
ＧａＡｓを能動層としてコンプリメンタリな回路をつく
るとｐチャンネルＦＥＴの特性により、回路全体の特性
が制約されてしまうという問題がある。
【０００５】一方、昨今Ｇｅ中の正孔移動度μｈが室温
で１９００ｃｍ２／Ｖ・ｓｅｃと大きいことが注目され
ているが、金属−Ｇｅのショットキー障壁（約０．３ｅ
Ｖ）、及びＧｅのｐｎ接合による障壁（０．４〜０．６
ｅＶ）は共に比較的低いものであって、それのみでＦＥ
Ｔを構成しても論理振幅はあまりとれない。
で１９００ｃｍ２／Ｖ・ｓｅｃと大きいことが注目され
ているが、金属−Ｇｅのショットキー障壁（約０．３ｅ
Ｖ）、及びＧｅのｐｎ接合による障壁（０．４〜０．６
ｅＶ）は共に比較的低いものであって、それのみでＦＥ
Ｔを構成しても論理振幅はあまりとれない。
【０００６】これに対して図４に示すように、例えば特
開平２−１８１９３５号に開示されているような、Ｇｅ
中の正孔をＦＥＴの担体として用いたヘテロ構造のＦＥ
Ｔの提案がなされている。これは、ｎ型のＧａＡｓ基板
２１上に真性（ｉ型）のＡｌ０．３ Ｇａ０．７ Ａｓ
半導体層２２とｐ型Ｇｅ層２３と真性のＡｌ０．３ Ｇ
ａ０．７ Ａｓよりなる半導体層２４とが順次成長され
た構造を有し、この半導体層２４上にショットキー接合
Ｊｓを構成するＡｌ等のゲート電極２５が被着された構
成が採られる。２６及び２７はｐ型チャンネル層すなわ
ち能動層２３上にオーミックに被着されたソース電極及
びドレイン電極を示す。
開平２−１８１９３５号に開示されているような、Ｇｅ
中の正孔をＦＥＴの担体として用いたヘテロ構造のＦＥ
Ｔの提案がなされている。これは、ｎ型のＧａＡｓ基板
２１上に真性（ｉ型）のＡｌ０．３ Ｇａ０．７ Ａｓ
半導体層２２とｐ型Ｇｅ層２３と真性のＡｌ０．３ Ｇ
ａ０．７ Ａｓよりなる半導体層２４とが順次成長され
た構造を有し、この半導体層２４上にショットキー接合
Ｊｓを構成するＡｌ等のゲート電極２５が被着された構
成が採られる。２６及び２７はｐ型チャンネル層すなわ
ち能動層２３上にオーミックに被着されたソース電極及
びドレイン電極を示す。
【０００７】しかしながら、このような構成によるＡｌ
ＧａＡｓを絶縁層する金属／絶縁層／半導体構造による
いわゆる（Ｄｏｐｅｄ Ｃｈａｎｎｅｌ ＭＩＳＬｉｋ
ｅ ＦＥＴ）においても、その順方向電圧を充分大きく
することができないことから論理振幅が例えばｎチャン
ネルのＧａＡｓによる接合型ＦＥＴ（Ｊ−ＦＥＴ）にお
ける論理振幅１．４ｅＶに比し低く、このｎチャンネル
ＧａＡｓによるＪ−ＦＥＴとコンプリメンタリな論理回
路を構成する場合に、やはりこのＪ−ＦＥＴの大きな論
理振幅の優位性を充分生かし切れないという懸念がある
。
ＧａＡｓを絶縁層する金属／絶縁層／半導体構造による
いわゆる（Ｄｏｐｅｄ Ｃｈａｎｎｅｌ ＭＩＳＬｉｋ
ｅ ＦＥＴ）においても、その順方向電圧を充分大きく
することができないことから論理振幅が例えばｎチャン
ネルのＧａＡｓによる接合型ＦＥＴ（Ｊ−ＦＥＴ）にお
ける論理振幅１．４ｅＶに比し低く、このｎチャンネル
ＧａＡｓによるＪ−ＦＥＴとコンプリメンタリな論理回
路を構成する場合に、やはりこのＪ−ＦＥＴの大きな論
理振幅の優位性を充分生かし切れないという懸念がある
。
【０００８】
【発明が解決しようとする課題】本発明は、Ｇｅを能動
層とするヘテロ構造電界効果トランジスタにおいて、そ
の順方向電圧を大として論理振幅の増大化をはかるもの
である。
層とするヘテロ構造電界効果トランジスタにおいて、そ
の順方向電圧を大として論理振幅の増大化をはかるもの
である。
【課題を解決するための手段】本発明は、図１にその一
例の略線的断面図を示すように、ｐ型Ｇｅチャンネル層
（能動層）１上に、このチャンネル層１と整合し、エネ
ルギーバンドギャップがチャンネル層１に比し充分大な
る化合物半導体エピキタキシャル成長層よりなる真性（
ｉ型）またはｐ型の障壁層２と、ｎ型半導体層３とこれ
の上にオーミックに被着されたゲート電極４よりなる接
合型ゲート部５を設けた構造とする。
例の略線的断面図を示すように、ｐ型Ｇｅチャンネル層
（能動層）１上に、このチャンネル層１と整合し、エネ
ルギーバンドギャップがチャンネル層１に比し充分大な
る化合物半導体エピキタキシャル成長層よりなる真性（
ｉ型）またはｐ型の障壁層２と、ｎ型半導体層３とこれ
の上にオーミックに被着されたゲート電極４よりなる接
合型ゲート部５を設けた構造とする。
【０００９】６及び７はｐ型Ｇｅチャンネル層１に対し
てゲート部５を挟んでその両側に配置したオーミック接
触によるソース電極及びドレイン電極を示す。
てゲート部５を挟んでその両側に配置したオーミック接
触によるソース電極及びドレイン電極を示す。
【００１０】すなわち、本発明においては、ｐ型Ｇｅチ
ャンネル層に対してｉ型またはｐ型障壁層２と、ｎ型半
導体層３とによるｎ−ｉ−ｐもしくはｎ−ｐ−ｐ型の接
合型ゲート部を有するいわゆるＪ−ＦＥＴ構成により、
Ｇｅを能動層とするヘテロ構造電界効果トランジスタ構
成とする。
ャンネル層に対してｉ型またはｐ型障壁層２と、ｎ型半
導体層３とによるｎ−ｉ−ｐもしくはｎ−ｐ−ｐ型の接
合型ゲート部を有するいわゆるＪ−ＦＥＴ構成により、
Ｇｅを能動層とするヘテロ構造電界効果トランジスタ構
成とする。
【００１１】
【作用】図２は本発明構成の障壁層２をｉ型としたＦＥ
Ｔの、特に、ノーマリーオン型としたＦＥＴの一例のバ
ンドモデル図を示すもので、この場合図２Ａは熱平衡状
態のバンドモデル図を示す。
Ｔの、特に、ノーマリーオン型としたＦＥＴの一例のバ
ンドモデル図を示すもので、この場合図２Ａは熱平衡状
態のバンドモデル図を示す。
【００１２】図２Ａ中、破線のバンドモデル図は、ゲー
ト部がショットキーゲートとされたＤＭＴ構造の場合を
比較して示したものである。
ト部がショットキーゲートとされたＤＭＴ構造の場合を
比較して示したものである。
【００１３】今、順バイアスを加えてフラットバンド状
態にするに必要な電圧をφＦＢとすると、このφＦＢは
、φＦＢ＝Ｅｇ−ΔＥｎ−ΔＥｐ−ΔＥｖ（Ｅｇは半導
体層３及び障壁層２のバンドギャップ、ΔＥｎ及びΔＥ
ｐはドナーレベル及びアクセプタレベル、ΔＥｖは障壁
層２とｐ型Ｇｅチャンネル層１との価電子帯の不連続値
）となる。ここで、ΔＥｎ及びΔＥｐは無視できる程度
の小さい値であることから、φＦＢ≒Ｅｇ−ΔＥｖとな
る。障壁層２及び半導体層３がＧａＡｓの場合、Ｅｇ＝
１．４２ｅＶ、ΔＥｖ＝０．６８ｅＶであるので、φＦ
Ｂ≒０．７２ｅＶとなる。
態にするに必要な電圧をφＦＢとすると、このφＦＢは
、φＦＢ＝Ｅｇ−ΔＥｎ−ΔＥｐ−ΔＥｖ（Ｅｇは半導
体層３及び障壁層２のバンドギャップ、ΔＥｎ及びΔＥ
ｐはドナーレベル及びアクセプタレベル、ΔＥｖは障壁
層２とｐ型Ｇｅチャンネル層１との価電子帯の不連続値
）となる。ここで、ΔＥｎ及びΔＥｐは無視できる程度
の小さい値であることから、φＦＢ≒Ｅｇ−ΔＥｖとな
る。障壁層２及び半導体層３がＧａＡｓの場合、Ｅｇ＝
１．４２ｅＶ、ΔＥｖ＝０．６８ｅＶであるので、φＦ
Ｂ≒０．７２ｅＶとなる。
【００１４】これに比し、図２Ａに破線で示したＤＭＴ
構造の場合、障壁層が前述したようにＡｌＧａＡｓとす
ると、Ｅｇ＝１．２ｅＶ、ΔＥｖ＝０．８１ｅＶである
ことから、φＦＢは約０．３９ｅＶとなる。このことか
ら、本発明のＦＥＴは、ＤＭＴに比し、フラットバンド
ポテンシャルが格段に向上する。したがって最大許容順
方向電圧が向上する。
構造の場合、障壁層が前述したようにＡｌＧａＡｓとす
ると、Ｅｇ＝１．２ｅＶ、ΔＥｖ＝０．８１ｅＶである
ことから、φＦＢは約０．３９ｅＶとなる。このことか
ら、本発明のＦＥＴは、ＤＭＴに比し、フラットバンド
ポテンシャルが格段に向上する。したがって最大許容順
方向電圧が向上する。
【００１５】また図３Ａは、障壁層２がｐ型とされたと
きの熱平衡状態のバンドモデルを示し、この場合、φＦ
Ｂ＝Ｅｇ−ΔＥｎ−ΔＥｐとなり、上述したように、Δ
Ｅｎ、ΔＥｐは無視できることから、φＦＢ≒Ｅｇ＝１
．４２ｅｖという高い値を示すことができる。尚、実際
にそのゲート電極４に順方向電圧を与えても、この電圧
はｐ−Ｇｅのチャンネル層１のバンドを変調する変調分
が生じることから障壁層２を介した場合の実際のフラッ
トバンドポテンシャルはφＦＢより大きな電圧となる。
きの熱平衡状態のバンドモデルを示し、この場合、φＦ
Ｂ＝Ｅｇ−ΔＥｎ−ΔＥｐとなり、上述したように、Δ
Ｅｎ、ΔＥｐは無視できることから、φＦＢ≒Ｅｇ＝１
．４２ｅｖという高い値を示すことができる。尚、実際
にそのゲート電極４に順方向電圧を与えても、この電圧
はｐ−Ｇｅのチャンネル層１のバンドを変調する変調分
が生じることから障壁層２を介した場合の実際のフラッ
トバンドポテンシャルはφＦＢより大きな電圧となる。
【００１６】
【実施例】図１を参照して本発明によるＦＥＴを説明す
る。この場合、例えば真性（ｉ型）のＧａＡｓよりなる
基体１０上に、順次例えばＭＯＣＶＤ（有機金属気相成
長）法、ＭＢＥ（分子線エピタキシー）法によって連続
的にｐ型のＧｅチャンネル層１と、これに比しエネルギ
ーバンドギャップが充分大でまたＧｅに対して整合性が
良く、かつ熱平衡状態で正孔に対し障壁が生じる真性（
ｉ型）のＧａＡｓよりなる障壁層２と、ｎ型のＧａＡｓ
よりなる半導体層３とをエピタキシャル成長させ、この
半導体層３上にゲート電極４をオーミックに被着するこ
とによってｎ−ｉ−ｐ接合型のゲート部５を構成する。
る。この場合、例えば真性（ｉ型）のＧａＡｓよりなる
基体１０上に、順次例えばＭＯＣＶＤ（有機金属気相成
長）法、ＭＢＥ（分子線エピタキシー）法によって連続
的にｐ型のＧｅチャンネル層１と、これに比しエネルギ
ーバンドギャップが充分大でまたＧｅに対して整合性が
良く、かつ熱平衡状態で正孔に対し障壁が生じる真性（
ｉ型）のＧａＡｓよりなる障壁層２と、ｎ型のＧａＡｓ
よりなる半導体層３とをエピタキシャル成長させ、この
半導体層３上にゲート電極４をオーミックに被着するこ
とによってｎ−ｉ−ｐ接合型のゲート部５を構成する。
【００１７】ゲート電極４はＧａＡｓ半導体層３に対し
てオーミックに被着し得る例えばＡｕ−Ｇｅ／Ｎｉ合金
層によって構成し得る。
てオーミックに被着し得る例えばＡｕ−Ｇｅ／Ｎｉ合金
層によって構成し得る。
【００１８】また、ゲート部５の両側部の少なくとも一
部においてｎ型半導体層３と障壁層２を除去するか、ゲ
ート部５をチャンネル層１上に限定的に形成して、ゲー
ト部５の両側のｐ型Ｇｅチャンネル層１を外部に露出さ
せ、ここにそれぞれオーミックにソース電極６及びドレ
イン電極７を被着する。
部においてｎ型半導体層３と障壁層２を除去するか、ゲ
ート部５をチャンネル層１上に限定的に形成して、ゲー
ト部５の両側のｐ型Ｇｅチャンネル層１を外部に露出さ
せ、ここにそれぞれオーミックにソース電極６及びドレ
イン電極７を被着する。
【００１９】尚、ここにＧａＡｓとＧｅとは結晶的に良
好な整合性を有するものである。
好な整合性を有するものである。
【００２０】図２は、この構成によるＦＥＴバンドモデ
ル図を示すもので、図２Ａは熱平衡状態、図２Ｂは逆バ
イアス印加状態によってチャンネルを空乏化した状態を
示している。
ル図を示すもので、図２Ａは熱平衡状態、図２Ｂは逆バ
イアス印加状態によってチャンネルを空乏化した状態を
示している。
【００２１】この構成によれば、すでに図２を参照して
説明したようにフラットバンド状態にするに必要な電圧
φＦＢを０．７２ｅＶ程度とすることができることから
、ゲートに、順方向に掛け得る電圧、つまり、論理振幅
を充分高めることができる。
説明したようにフラットバンド状態にするに必要な電圧
φＦＢを０．７２ｅＶ程度とすることができることから
、ゲートに、順方向に掛け得る電圧、つまり、論理振幅
を充分高めることができる。
【００２２】尚、上述した例においては、障壁層２とし
てｉ型構成を採るようにした場合であるが、この障壁層
２をｐ型とすることもできる。この場合のバンドモデル
図は、図３に示すようになり、同様に図３Ａにおいては
熱平衡状態を示し、図３Ｂにおいては逆バイアス印加状
態を示す。
てｉ型構成を採るようにした場合であるが、この障壁層
２をｐ型とすることもできる。この場合のバンドモデル
図は、図３に示すようになり、同様に図３Ａにおいては
熱平衡状態を示し、図３Ｂにおいては逆バイアス印加状
態を示す。
【００２３】このようにゲート部のＧａＡｓにｎ−ｐ接
合を形成することによりｎ−ｐ−ｐ構造とする場合には
、前述の「作用」の欄で説明したように大きな順方向電
圧を掛けることができて、論理振幅をより大とすること
ができる。
合を形成することによりｎ−ｐ−ｐ構造とする場合には
、前述の「作用」の欄で説明したように大きな順方向電
圧を掛けることができて、論理振幅をより大とすること
ができる。
【００２４】そして、このように、論理振幅の大きなＦ
ＥＴを構成することによってノイズマージンの大きな回
路を構成することができ、また特性の良いコンプリメン
タリ回路が構成されることによって消費電力の低減化を
はかることができる。
ＥＴを構成することによってノイズマージンの大きな回
路を構成することができ、また特性の良いコンプリメン
タリ回路が構成されることによって消費電力の低減化を
はかることができる。
【００２５】また図２及び図３の例においては、ノーマ
リーオン型のＦＥＴのバンドモデルを示した場合である
が、例えば障壁層２のドーピング量を減少させると共に
、これの厚さや、ｐ型Ｇｅチャンネル層の厚さを薄くす
ることによって熱平衡状態で図２Ｂに示すような空乏化
状態をチャンネル層に形成するようにしてノーマリーオ
フ型のＦＥＴを構成することもできる。
リーオン型のＦＥＴのバンドモデルを示した場合である
が、例えば障壁層２のドーピング量を減少させると共に
、これの厚さや、ｐ型Ｇｅチャンネル層の厚さを薄くす
ることによって熱平衡状態で図２Ｂに示すような空乏化
状態をチャンネル層に形成するようにしてノーマリーオ
フ型のＦＥＴを構成することもできる。
【００２６】また、本発明によるＦＥＴを共通のＧａＡ
ｓ基板１０上にｎチャンネルＦＥＴと共に形成する場合
においては、例えばＧａＡｓ基体１０上の一部にｐ型Ｇ
ｅチャンネル層を形成して、これの上に本発明による上
述のＦＥＴを構成し、他部において例えばＧａＡｓチャ
ンネル層によるｎチャンネル型ＦＥＴを構成してコンプ
リメンタリとする等の種々のＩＣ構造を構成することが
できる。
ｓ基板１０上にｎチャンネルＦＥＴと共に形成する場合
においては、例えばＧａＡｓ基体１０上の一部にｐ型Ｇ
ｅチャンネル層を形成して、これの上に本発明による上
述のＦＥＴを構成し、他部において例えばＧａＡｓチャ
ンネル層によるｎチャンネル型ＦＥＴを構成してコンプ
リメンタリとする等の種々のＩＣ構造を構成することが
できる。
【００２７】
【発明の効果】上述した本発明によれば、ｐ−Ｇｅを能
動層とするヘテロ構造電界効果トランジスタ構造を採っ
たことによって正孔に対する移動度が高められることに
よって高速ホール（正孔）デバイスを得ることができる
と共に、Ｇｅ能動層によるにも係わらず、そのゲート部
としてｐｎ接合構造を採るようにしたことによって大き
な順方向電圧ＶＦ を印加できるようにしたので論理振
幅も大きく採ることができ、これによってノイズマージ
ンの大きな回路を構成できる。
動層とするヘテロ構造電界効果トランジスタ構造を採っ
たことによって正孔に対する移動度が高められることに
よって高速ホール（正孔）デバイスを得ることができる
と共に、Ｇｅ能動層によるにも係わらず、そのゲート部
としてｐｎ接合構造を採るようにしたことによって大き
な順方向電圧ＶＦ を印加できるようにしたので論理振
幅も大きく採ることができ、これによってノイズマージ
ンの大きな回路を構成できる。
【００２８】またｎチャンネルＦＥＴと同程度の論理振
幅、高速性等の特性の向上をはかることができて例えば
コンプリメンタリ化に有利なｐチャンネル型のヘテロ構
造電界効果トランジスタを得ることができ実用上大きな
利益を有する。
幅、高速性等の特性の向上をはかることができて例えば
コンプリメンタリ化に有利なｐチャンネル型のヘテロ構
造電界効果トランジスタを得ることができ実用上大きな
利益を有する。
【図１】本発明による電界効果トランジスタの一例の略
線的拡大断面図である。
線的拡大断面図である。
【図２】そのバンドモデルである。
【図３】他の例のバンドモデル図である。
【図４】従来の電界効果トランジスタの略線的拡大断面
図である。
図である。
１０ 基体
１ ｐ型Ｇｅチャンネル層
２ 障壁層
３ ｎ型半導体層
４ ゲート電極
５ ゲート部
Claims (1)
- 【請求項１】 ｐ型Ｇｅチャンネル層上に、該チャン
ネル層と整合し、エネルギーバンドギャップが上記チャ
ンネル層に比し大なる化合物半導体エピキタキシャル成
長層よるなる真性またはｐ型の障壁層と、ｎ型半導体層
とが順次積層され、該ｎ型半導体層上にゲート電極がオ
ーミックに被着された接合型ゲート部が設けられてなる
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126228A JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126228A JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352332A true JPH04352332A (ja) | 1992-12-07 |
| JP3042019B2 JP3042019B2 (ja) | 2000-05-15 |
Family
ID=14929943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126228A Expired - Fee Related JP3042019B2 (ja) | 1991-05-29 | 1991-05-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042019B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060359A (ja) * | 2006-08-31 | 2008-03-13 | Sony Corp | 化合物半導体デバイス |
| US7629632B2 (en) | 2006-11-15 | 2009-12-08 | Sharp Kabushiki Kaisha | Insulated-gate field effect transistor |
| JP2013513975A (ja) * | 2009-12-30 | 2013-04-22 | インテル コーポレイション | ゲルマニウムベースの量子井戸デバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7344643B2 (en) | 2005-06-30 | 2008-03-18 | Siemens Water Technologies Holding Corp. | Process to enhance phosphorus removal for activated sludge wastewater treatment systems |
| WO2007028149A2 (en) | 2005-09-02 | 2007-03-08 | Siemens Water Technologies Corp. | Screening of inert solids from a low-yield wastewater treatment process |
| WO2007103499A2 (en) | 2006-03-07 | 2007-09-13 | Siemens Water Technologies Corp. | Multivalent metal ion management for low sludge processes |
| WO2009120384A2 (en) | 2008-03-28 | 2009-10-01 | Siemens Water Technologies Corp. | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8894856B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Hybrid aerobic and anaerobic wastewater and sludge treatment systems and methods |
| US8894857B2 (en) | 2008-03-28 | 2014-11-25 | Evoqua Water Technologies Llc | Methods and systems for treating wastewater |
| WO2011068931A1 (en) | 2009-12-03 | 2011-06-09 | Siemens Industry, Inc. | Systems and methods for nutrient removal in biological treatment systems |
-
1991
- 1991-05-29 JP JP3126228A patent/JP3042019B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060359A (ja) * | 2006-08-31 | 2008-03-13 | Sony Corp | 化合物半導体デバイス |
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| JP2013513975A (ja) * | 2009-12-30 | 2013-04-22 | インテル コーポレイション | ゲルマニウムベースの量子井戸デバイス |
| US9219135B2 (en) | 2009-12-30 | 2015-12-22 | Intel Corporation | Germanium-based quantum well devices |
| US9876014B2 (en) | 2009-12-30 | 2018-01-23 | Intel Corporation | Germanium-based quantum well devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3042019B2 (ja) | 2000-05-15 |
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