JPS62296470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62296470A JPS62296470A JP14052286A JP14052286A JPS62296470A JP S62296470 A JPS62296470 A JP S62296470A JP 14052286 A JP14052286 A JP 14052286A JP 14052286 A JP14052286 A JP 14052286A JP S62296470 A JPS62296470 A JP S62296470A
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- polycrystalline silicon
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＩｓ
型電界効果トランジスタのゲート電極形成方法に関する
。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＩｓ
型電界効果トランジスタのゲート電極形成方法に関する
。
近年、集積化の進展に伴い、素子の微細化が要請されて
いるが、ＭＩＳ型電界効果トランジスタの素子構造とし
てＬＤＤ構造が採用されつつある。
いるが、ＭＩＳ型電界効果トランジスタの素子構造とし
てＬＤＤ構造が採用されつつある。
こｎは従来広く用いらｎて来た素子構造と比較して、よ
り微細なゲート配線を信頼性よく実現し、素子の微細化
を達成する目的のためである。
り微細なゲート配線を信頼性よく実現し、素子の微細化
を達成する目的のためである。
第３図は従来のＬＤＤ構造トランジスタのゲート電極形
成工程を示したものであり、第３図（ａ）に示すように
、シリコン基板６上にゲート絶縁膜５を介して所定形状
の多結晶シリコン４からなる電極を形成し、次ぎに側壁
形成用膜１を全面に被着し、次いで第３図（ｂ）に示す
ように、異方性イオンエツチングにより測置１′ を
形成し、次ぎに第３図（Ｃ）に示すように、全面を酸化
している。
成工程を示したものであり、第３図（ａ）に示すように
、シリコン基板６上にゲート絶縁膜５を介して所定形状
の多結晶シリコン４からなる電極を形成し、次ぎに側壁
形成用膜１を全面に被着し、次いで第３図（ｂ）に示す
ように、異方性イオンエツチングにより測置１′ を
形成し、次ぎに第３図（Ｃ）に示すように、全面を酸化
している。
しかしながら、上述した従来のＬＤＤ構造トランジスタ
を製造した場合、微細なゲート電極を有するトランジス
タは形成出来るものの、従来の製造方法では安定性、再
現性に欠け、接合リーク等の特性不安定要因があった。
を製造した場合、微細なゲート電極を有するトランジス
タは形成出来るものの、従来の製造方法では安定性、再
現性に欠け、接合リーク等の特性不安定要因があった。
これは、異方性イオンエツチングによる側壁形成工程に
於いて、下地シリコン基板をイオン、ラジカル等により
損傷し、かつ半導体にとって好ましくない金属原子等が
基板表面に注入され、後の熱処理工程により活性化さｎ
た汚染不鈍物原子と前述の基板損傷とが複合して、前述
の特性不良の大きな要因となる重大な欠点があった。
於いて、下地シリコン基板をイオン、ラジカル等により
損傷し、かつ半導体にとって好ましくない金属原子等が
基板表面に注入され、後の熱処理工程により活性化さｎ
た汚染不鈍物原子と前述の基板損傷とが複合して、前述
の特性不良の大きな要因となる重大な欠点があった。
本発明の半導体装置の製造方法は、フォトエツチング法
により上部の絶縁膜をＭするゲート電極を形成する工程
と、全面に多結晶シリコン層を被着する工程と、全面に
絶縁膜を被着する工程と、異方性エツチングにより全面
に被着された絶縁膜からゲート側壁を形成する工程と、
全面エツチングにより多結晶シリコン膜を除去する工程
と、多結晶シリコン層を酸化物に変える工程とを含むこ
とを特徴とする。
により上部の絶縁膜をＭするゲート電極を形成する工程
と、全面に多結晶シリコン層を被着する工程と、全面に
絶縁膜を被着する工程と、異方性エツチングにより全面
に被着された絶縁膜からゲート側壁を形成する工程と、
全面エツチングにより多結晶シリコン膜を除去する工程
と、多結晶シリコン層を酸化物に変える工程とを含むこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の縦断面
図を工程順に示したものである。
図を工程順に示したものである。
先ず、第１図（ａ）に示す様にシリコン基板６上にはゲ
ート絶縁膜５として例えば５０〜２００Ａの酸化膜が形
成されている。次にゲート電極となる厚さで絶縁膜例え
ばＳｉｎ、膜を気相成長法により、厚さ４００〜１００
ＯＡ被着する。次ぎに、フォトレジストを用いた通常の
フォトエツチング工程により、上部に絶［Ｑ３を有する
多結晶シリコン４からなるゲート電極を形成する。さら
に全面に多結晶シリコン膜２を形成後、全面に酸素・Ｈ
，０が通過可能な側壁膜１、例えばＳｉｎ、膜を気相成
長法により厚さ１０００〜５０００Ａ 被着する。
ート絶縁膜５として例えば５０〜２００Ａの酸化膜が形
成されている。次にゲート電極となる厚さで絶縁膜例え
ばＳｉｎ、膜を気相成長法により、厚さ４００〜１００
ＯＡ被着する。次ぎに、フォトレジストを用いた通常の
フォトエツチング工程により、上部に絶［Ｑ３を有する
多結晶シリコン４からなるゲート電極を形成する。さら
に全面に多結晶シリコン膜２を形成後、全面に酸素・Ｈ
，０が通過可能な側壁膜１、例えばＳｉｎ、膜を気相成
長法により厚さ１０００〜５０００Ａ 被着する。
次ぎに、第１図（ｂ）に示す様に、全面を異方性イオン
エツチングする事により、側壁１′ が形成されるが
、この時、多結晶シリコン膜２がエツチングのストッパ
ーとなり、シリコン基板６のみならずゲート酸化膜５も
損傷する事なく、側壁形成が出来る。
エツチングする事により、側壁１′ が形成されるが
、この時、多結晶シリコン膜２がエツチングのストッパ
ーとなり、シリコン基板６のみならずゲート酸化膜５も
損傷する事なく、側壁形成が出来る。
次いで第１図（ｅ）に示す様にストッパーとした多結晶
シリコン２の側壁外部分を全面エツチングにより除去す
る。このとき、多結晶シリコンとゲート酸化膜の場合、
数十対１程度の高いエッチレート比が容易に得らｎる為
と、除去する多結晶シリコンが比較的薄くエツチング時
間が短かくてすむ為下地を損う事無く、多結晶シリコン
が除去出来る。
シリコン２の側壁外部分を全面エツチングにより除去す
る。このとき、多結晶シリコンとゲート酸化膜の場合、
数十対１程度の高いエッチレート比が容易に得らｎる為
と、除去する多結晶シリコンが比較的薄くエツチング時
間が短かくてすむ為下地を損う事無く、多結晶シリコン
が除去出来る。
次いで、第１図（ｄ）に示す様に、多結晶シリコン４か
らなるゲート電極及びゲート絶縁膜５と側壁１との間に
存在する多結晶シリコン層２をＩＩ＋壁１′を通して酸
化する。この工程を通じて、下地シリコン基板に損傷等
を全く与えていない。
らなるゲート電極及びゲート絶縁膜５と側壁１との間に
存在する多結晶シリコン層２をＩＩ＋壁１′を通して酸
化する。この工程を通じて、下地シリコン基板に損傷等
を全く与えていない。
本工程に於いて、ゲート１！極４が金属の場合も全く同
様に当該製造方法が適用出来る。
様に当該製造方法が適用出来る。
第２図（ａ）〜（ｄ）は本発明の第２の実施例の縦断面
図を工程順に示しだものである。第１の実施例とゲート
電極材質が異なり、金にシリサイド７と多結晶シリコン
４との２層で構成されている。本実施例に於いても前述
実施例と異なる事なく、目的とするゲー）ｉ啄ＦＪ造が
形成出来るが、スペーサーとなる多結晶シリコン２の存
在が第２図（ｄ）に示す工程に於いて金属シリサイドの
酸化を防き゛、当該金属シリサイドの酸化に起因するゲ
ート抵抗の増大及びばらつき、あるいは、金属シリサイ
ドの体積変化に伴う応力の発生を防止するという利点が
ある。
図を工程順に示しだものである。第１の実施例とゲート
電極材質が異なり、金にシリサイド７と多結晶シリコン
４との２層で構成されている。本実施例に於いても前述
実施例と異なる事なく、目的とするゲー）ｉ啄ＦＪ造が
形成出来るが、スペーサーとなる多結晶シリコン２の存
在が第２図（ｄ）に示す工程に於いて金属シリサイドの
酸化を防き゛、当該金属シリサイドの酸化に起因するゲ
ート抵抗の増大及びばらつき、あるいは、金属シリサイ
ドの体積変化に伴う応力の発生を防止するという利点が
ある。
以上説明したように本発明は、多結晶シリコンに側壁形
成時のストッパーとして、更に側壁・ゲート材料間のス
ペーサーとしての効果を持たせる事により、下地シリコ
ン基板の損傷、汚染を防ぎ、且つゲート電極材料の過度
の酸化を防ぐ事が出来る為、再現性良く、安定でえつ性
能のすぐれた半導体装置を製造出来る効果がある。
成時のストッパーとして、更に側壁・ゲート材料間のス
ペーサーとしての効果を持たせる事により、下地シリコ
ン基板の損傷、汚染を防ぎ、且つゲート電極材料の過度
の酸化を防ぐ事が出来る為、再現性良く、安定でえつ性
能のすぐれた半導体装置を製造出来る効果がある。
第１図は本発明の第１の実施例を説明する為に工程順に
示した縦断面図、第２図は本発明の第２の実施例を工程
順に示した縦断面図、第３図は従来の方法によるゲート
電極形成工程を工程順に示した縦断面図である。 １・・・・・・側壁膜、１′ ・・・・・・側壁、２・
・・・・・多結晶シリコン膜、３・・・・・・絶縁膜、
４・・・・・・多結晶シリコン、５・・・・・・ゲート
絶縁膜、５′ ・・・・・・酸化膜、６・・・・・・シ
リコン基板、７・・・・・・金属シリサイド。 葛３図
示した縦断面図、第２図は本発明の第２の実施例を工程
順に示した縦断面図、第３図は従来の方法によるゲート
電極形成工程を工程順に示した縦断面図である。 １・・・・・・側壁膜、１′ ・・・・・・側壁、２・
・・・・・多結晶シリコン膜、３・・・・・・絶縁膜、
４・・・・・・多結晶シリコン、５・・・・・・ゲート
絶縁膜、５′ ・・・・・・酸化膜、６・・・・・・シ
リコン基板、７・・・・・・金属シリサイド。 葛３図
Claims (1)
- フォトエッチング法により上部に絶縁膜を有するゲート
電極を形成する工程と、全面に多結晶シリコン層を被着
する工程と、全面に然縁膜を被着する工程と、異方性エ
ッチングにより全面に被着された絶縁膜からゲート側壁
を形成する工程と、全面エッチングにより多結晶シリコ
ン膜を除去する工程と、多結晶シリコン層を酸化物に変
える工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14052286A JPS62296470A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14052286A JPS62296470A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296470A true JPS62296470A (ja) | 1987-12-23 |
Family
ID=15270618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14052286A Pending JPS62296470A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132576A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-06-16 JP JP14052286A patent/JPS62296470A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132576A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置 |
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