JPH04107745A - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
- Publication number
- JPH04107745A JPH04107745A JP2227730A JP22773090A JPH04107745A JP H04107745 A JPH04107745 A JP H04107745A JP 2227730 A JP2227730 A JP 2227730A JP 22773090 A JP22773090 A JP 22773090A JP H04107745 A JPH04107745 A JP H04107745A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction code
- signal
- memory
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 16
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インサーキット・エミュレータに関し、特に
プログラムのデイバグ時において、プログラムの誤りに
よる暴走を防ぐ機構を有するインサーキット・エミュレ
ータに関する。
プログラムのデイバグ時において、プログラムの誤りに
よる暴走を防ぐ機構を有するインサーキット・エミュレ
ータに関する。
一般にインサーキット・エミュレータは、ＣＰＵを用い
た製品を開発する時に、ＣＰＵを接続するソケットにＣ
ＰＵの代替として接続し、ハードウェアとプログラムの
デイバグを行うために使用され、特に、ハードウェアが
未完成の場合でもプログラムの開発が行えるよう、アド
レス監視回路により、メモリ空間上で自由に割り当てを
変えることができるメモリ回路を内蔵している。
た製品を開発する時に、ＣＰＵを接続するソケットにＣ
ＰＵの代替として接続し、ハードウェアとプログラムの
デイバグを行うために使用され、特に、ハードウェアが
未完成の場合でもプログラムの開発が行えるよう、アド
レス監視回路により、メモリ空間上で自由に割り当てを
変えることができるメモリ回路を内蔵している。
従来のインサーキット エミュレータの構成例のブロッ
ク図を第２図に示す、。
ク図を第２図に示す、。
インサーキット・エミュレータはＣＰＵＩと、アドレス
監視回路４と、メモリ回路７によって構成され、それぞ
れは、アドレス信号２、命令コード要求信号３、命令コ
ートアドレス信号５、メモリ選択信号６、データバス８
て電気的に接続されている。
監視回路４と、メモリ回路７によって構成され、それぞ
れは、アドレス信号２、命令コード要求信号３、命令コ
ートアドレス信号５、メモリ選択信号６、データバス８
て電気的に接続されている。
ＣＰＵＩはプログラムを実行するために、アドレス信号
２と命令コード要求信号３を出力し、命令コードをデー
タバス８を介してメモリ回路７からデータを読み込む。
２と命令コード要求信号３を出力し、命令コードをデー
タバス８を介してメモリ回路７からデータを読み込む。
この時、アドレス監視回路４はあらかじめ設定されてい
る変換手順に従って、ＣＰＵＩから出力されるアドレス
信号２、命令コード要求信号３を命令コードアドレス信
号５、メモリ選択信号６に変換し、メモリ回路７に出力
する。
る変換手順に従って、ＣＰＵＩから出力されるアドレス
信号２、命令コード要求信号３を命令コードアドレス信
号５、メモリ選択信号６に変換し、メモリ回路７に出力
する。
これにより、メモリ空間上で自由に割り当てを変えるこ
とのできるメモリ回路７を実現している。
とのできるメモリ回路７を実現している。
、発明か解決しようヒする課題
従来のインサーキ・ソト エミュし一夕では、プログラ
ムの誤りて前述のメモリ回路に割り当てられていないア
ドレスから命令コードを読み込むような場合、無意味な
命令コードを読み込み、それを実行してしまうため、最
悪の場合は、プロクラムが暴走してしまうという欠点が
あった、本発明の目的は、メモリの割り当てのないアド
レスから読み込んて得られた命令コートを実行しても暴
走することのないインサーキ・ソト・エミュレータを提
供することにある。
ムの誤りて前述のメモリ回路に割り当てられていないア
ドレスから命令コードを読み込むような場合、無意味な
命令コードを読み込み、それを実行してしまうため、最
悪の場合は、プロクラムが暴走してしまうという欠点が
あった、本発明の目的は、メモリの割り当てのないアド
レスから読み込んて得られた命令コートを実行しても暴
走することのないインサーキ・ソト・エミュレータを提
供することにある。
本発明のインサーキット・エミュレータは、ＣＰＵと、
該ＣＰＵから出力されるアドレス信号及び命令コード要
求信号を入力して命令コードアドレス信号及びメモリ選
択信号を生成するアドレス監視回路と、前記命令コード
アドレス信号及び前記メモリ選択信号とを入力して命令
コードをデータムうを介して前記ＣＰＵに供給するメモ
リ回路とを有するインサーキット・エミュレータにおい
て、前記アドレス監視回路か所定力アドレス比較値を有
するアドレス比較回路を設け、前記アドレス信号の値か
前記アドス比較値と一致しない場合に前記命令コード要
求信号と共に生成するメモリ非選択信号を入力してＣＰ
Ｕ停正停会命令コード成しＣＰＵに読み込ませるＣ Ｐ
Ｕ停士命令コード生成回路を付加して構成されている
。
該ＣＰＵから出力されるアドレス信号及び命令コード要
求信号を入力して命令コードアドレス信号及びメモリ選
択信号を生成するアドレス監視回路と、前記命令コード
アドレス信号及び前記メモリ選択信号とを入力して命令
コードをデータムうを介して前記ＣＰＵに供給するメモ
リ回路とを有するインサーキット・エミュレータにおい
て、前記アドレス監視回路か所定力アドレス比較値を有
するアドレス比較回路を設け、前記アドレス信号の値か
前記アドス比較値と一致しない場合に前記命令コード要
求信号と共に生成するメモリ非選択信号を入力してＣＰ
Ｕ停正停会命令コード成しＣＰＵに読み込ませるＣ Ｐ
Ｕ停士命令コード生成回路を付加して構成されている
。
また、本発明のインサーキット・エミュレータは、前記
ＣＰＵ停止命令コード生成回路かバッファ又はメモリ回
路を有している。
ＣＰＵ停止命令コード生成回路かバッファ又はメモリ回
路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロフク図である。
インサーキット・エミュレータはＣＰＵＩと、アドレス
監視回路４と、メモリ回路７と、ＣＰＬＩ停止命令コー
ド用バッファ１０によって構成され、それぞれは、アド
レス信号２、命令コード要求信号３、命令コードアドレ
ス信号５、メモリ選択信号６、データバス８、メモリ非
選択信号９を入出力している、 ＣＰ（Ｊｌは、アトしス信号２と命令コード要求信号３
を出力し、データバス８から命令コードを読み込んで実
行する。
監視回路４と、メモリ回路７と、ＣＰＬＩ停止命令コー
ド用バッファ１０によって構成され、それぞれは、アド
レス信号２、命令コード要求信号３、命令コードアドレ
ス信号５、メモリ選択信号６、データバス８、メモリ非
選択信号９を入出力している、 ＣＰ（Ｊｌは、アトしス信号２と命令コード要求信号３
を出力し、データバス８から命令コードを読み込んで実
行する。
アドレス監視回路４は、アドレス信号２と命令コード要
求信号３からメモリが割り当てられているアドレスの場
合、命令コードアドレス信号５とメモリ選択信号６を生
成し、メモリが割り当てられていないアドレスの場合、
メモリ非選択信号９を生成する。
求信号３からメモリが割り当てられているアドレスの場
合、命令コードアドレス信号５とメモリ選択信号６を生
成し、メモリが割り当てられていないアドレスの場合、
メモリ非選択信号９を生成する。
メモリ回路７は、命令コード信号５とメモリ選択信号６
か入力されると、対応するアドレスの命令コードをデー
タバス８に出力し、ＣＰＵＩに読み込才せる。
か入力されると、対応するアドレスの命令コードをデー
タバス８に出力し、ＣＰＵＩに読み込才せる。
ＣＰＵ停止命令コード生成用バッファ１０は、メモリ非
選択信号９からＣＰＵ１が停止する命令コードを生成し
、データバス８に出力し、ＣＰＵ１に読み込ませる。
選択信号９からＣＰＵ１が停止する命令コードを生成し
、データバス８に出力し、ＣＰＵ１に読み込ませる。
ＣＰＵ１はプログラムを実行するために、アドレス信号
２゛ヒ、命令コート要求信号３をアドレス監視回路４に
出力する。
２゛ヒ、命令コート要求信号３をアドレス監視回路４に
出力する。
メモリが割り当てられているアドレスの場合、アドレス
監視回路４は命令コードアドレス信号５とメモリ選択信
号６をメモリ回路７に出力し、データバス８を通して命
令コードかＣＰＵＩに読み込まれる。
監視回路４は命令コードアドレス信号５とメモリ選択信
号６をメモリ回路７に出力し、データバス８を通して命
令コードかＣＰＵＩに読み込まれる。
ＣＰＵ １は読み込んだ命令コードを実行する。
メモリか割り当てられていないアドレスの場合、アドレ
ス監視回路４は、メモリ非選択信号９をＣＰＬＩ停止命
令コード生成用バッファ１０に出力する。
ス監視回路４は、メモリ非選択信号９をＣＰＬＩ停止命
令コード生成用バッファ１０に出力する。
ＣＰＵ停止命令コード生成用バッファ１０にメモリ非選
択信号９が入力されると、ＣＰＵ停止命令コードがデー
タバスを通じてＣＰＵ停止命令コード生成用バッファか
らＣＰＵ １に読み込まれる。
択信号９が入力されると、ＣＰＵ停止命令コードがデー
タバスを通じてＣＰＵ停止命令コード生成用バッファか
らＣＰＵ １に読み込まれる。
読み込んだ命令コードを実行すると、ＣＰＵ停止命令コ
ードなのて、ＣＰＵは直ちに動作を停止する。
ードなのて、ＣＰＵは直ちに動作を停止する。
次に、更に具体的に説明する、
インサーキ・ソト・エミュレータは、アトしス監視部回
路４はアドレス変換回路１とアトしス比較回路２を有し
てあり、それぞれは、アドレス信号２、メモリリード要
求信号３を入力し命令コートアドレス信号ら、アドレス
一致信号１３、アドトス不一致信号１４を出力する。
路４はアドレス変換回路１とアトしス比較回路２を有し
てあり、それぞれは、アドレス信号２、メモリリード要
求信号３を入力し命令コートアドレス信号ら、アドレス
一致信号１３、アドトス不一致信号１４を出力する。
ＣＰＵＩは、アドレス信号２とメモリリード要求信号３
を出力し、データバス８から命令コードを読み込み実行
する。
を出力し、データバス８から命令コードを読み込み実行
する。
アドレス変換回路１１は、アドレス信号２が入力される
と、あらかじめ設定しである変換値にしたがって、アド
レス信号２を命令コードアドレス信号５に変換する。
と、あらかじめ設定しである変換値にしたがって、アド
レス信号２を命令コードアドレス信号５に変換する。
アドレス比較回路１２は、アドレス信号２が入力される
とあらかじめ設定しである比較値にしたがって、アドレ
ス一致信号１３、またはアドレス不一致信号１４のどち
らかを出力する。
とあらかじめ設定しである比較値にしたがって、アドレ
ス一致信号１３、またはアドレス不一致信号１４のどち
らかを出力する。
ＣＰＵ停止命令コード生成用バッファ１０は、第１図の
ＣＰＵ停止命令コード生成回路１０に対応し この例の
場き、ＣＰ Ｕ ｌの停止命令コード゛ＯＯＨ”を、デ
ータバス８を介してＣＰＵＩに読み込ませる。
ＣＰＵ停止命令コード生成回路１０に対応し この例の
場き、ＣＰ Ｕ ｌの停止命令コード゛ＯＯＨ”を、デ
ータバス８を介してＣＰＵＩに読み込ませる。
メモリ選択信号６は、アドレス一致信号１３とメモリリ
ード要求信号３の論理積により得られる信号で、メモリ
回路７に入力される。
ード要求信号３の論理積により得られる信号で、メモリ
回路７に入力される。
メモリ非選択信号９は、アドレス不一致信号１４とメモ
・リリード要求信号３の論理積により得られる信号で、
ＣＰＵ停止命令コード生成用バッファ１０に入力される
。
・リリード要求信号３の論理積により得られる信号で、
ＣＰＵ停止命令コード生成用バッファ１０に入力される
。
ＣＰＵＩはプログラムを実行するために、アドレス信号
２をアドレス変換回路１１とアドレス比較回路１２に出
力し、それと同時に、メモリリード要求信号３も出力す
る。
２をアドレス変換回路１１とアドレス比較回路１２に出
力し、それと同時に、メモリリード要求信号３も出力す
る。
ＣＰＵ１が出力するアドレス信号２の値が、メモリが割
り当てられたアドレスに一致する場合、アドレス変換回
路１１は、アドレス信号２を変換して命令コードアドレ
ス信号５を出力し、アドレス比較回路１２は、アドレス
一致信号１３を出力する。
り当てられたアドレスに一致する場合、アドレス変換回
路１１は、アドレス信号２を変換して命令コードアドレ
ス信号５を出力し、アドレス比較回路１２は、アドレス
一致信号１３を出力する。
このアドレス一致信号１３は、メモリリート要求信号３
との論理積をとりメモリ選択信号６となったのちに、命
令コードアドレス信号５と共にメモリ回路７に入力され
る。
との論理積をとりメモリ選択信号６となったのちに、命
令コードアドレス信号５と共にメモリ回路７に入力され
る。
これにより、メモリ回路７から対応する命令コードが出
力され、データバス８を介してＣＰＵ １に読み込まれ
る。ＣＰＵＩは、読み込んだ命令を実行する。
力され、データバス８を介してＣＰＵ １に読み込まれ
る。ＣＰＵＩは、読み込んだ命令を実行する。
また、ＣＰＵＩが出力するアドレス信号２の値か、メモ
リが割り当てられたアドレスと一致しない場合、アドレ
ス比較回路１２は、アドレス不一致信号１４を出力する
。
リが割り当てられたアドレスと一致しない場合、アドレ
ス比較回路１２は、アドレス不一致信号１４を出力する
。
このアドレス不一致信号１４は、メモリリード要求信号
３との論理積をとりメモリ非選択信号つとなったのちに
、ＣＰＵ停止命令コード生成用バッファ１０に入力され
る。
３との論理積をとりメモリ非選択信号つとなったのちに
、ＣＰＵ停止命令コード生成用バッファ１０に入力され
る。
これにより、ＣＰＵ停止命令コード生成用バッファ１０
からＣＰＵ停止命令コードが出力され、データバス８を
介してＣＰＵ１に読み込まれる。
からＣＰＵ停止命令コードが出力され、データバス８を
介してＣＰＵ１に読み込まれる。
読み込んだ命令コードを実行するとＣＰＵＩは直ちに停
止する この実施例では、ＣＰＵ停正停会命令コート生成用バッ
ファ１０いたか、これに限られることはなく、ＣＰＵ停
正停会命令コード部に害き込んだメモリ回路を用いてち
、同様な結果か得ちれる。
止する この実施例では、ＣＰＵ停正停会命令コート生成用バッ
ファ１０いたか、これに限られることはなく、ＣＰＵ停
正停会命令コード部に害き込んだメモリ回路を用いてち
、同様な結果か得ちれる。
以上説明したように本発明のインサーキット・エミュレ
ータにおいては、メモリの割り当てのない領域で命令を
実行してしまった場合にプログラムの暴走を防止する効
果かある。
ータにおいては、メモリの割り当てのない領域で命令を
実行してしまった場合にプログラムの暴走を防止する効
果かある。
号、１０・−・ＣＰし停止命令コード生成用ハ・・ｌフ
ァ、１１・・アドレス変換回路、１２・・アトしス比較
回路、１３・・・アドレス一致信号、１４・アｌ−レス
不一致信号。
ァ、１１・・アドレス変換回路、１２・・アトしス比較
回路、１３・・・アドレス一致信号、１４・アｌ−レス
不一致信号。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵと、該ＣＰＵから出力されるアドレス信号及
び・命令コード要求信号を入力して命令コードアドレス
信号及びメモリ選択信号を生成するアドレス監視回路と
、前記命令コードアドレス信号及び前記メモリ選択信号
とを入力して命令コードをデータバスを介して前記ＣＰ
Ｕに供給するメモリ回路とを有するインサーキット・エ
ミュレータにおいて、前記アドレス監視回路が所定のア
ドレス比較値を有するアドレス比較回路を設け、前記ア
ドレス信号の値が前記アドス比較値と一致しない場合に
前記命令コード要求信号と共に生成するメモリ非選択信
号を入力してＣＰＵ停止命令コードを生成しＣＰＵに読
み込ませるＣＰＵ停止命令コード生成回路を付加してい
ることを特徴とするインサーキット・エミュレータ。 ２、前記ＣＰＵ停止命令コード生成回路がバッファ又は
メモリ回路を有することを特徴とする請求項１記載のイ
ンサーキット・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227730A JPH04107745A (ja) | 1990-08-29 | 1990-08-29 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227730A JPH04107745A (ja) | 1990-08-29 | 1990-08-29 | インサーキット・エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107745A true JPH04107745A (ja) | 1992-04-09 |
Family
ID=16865461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227730A Pending JPH04107745A (ja) | 1990-08-29 | 1990-08-29 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107745A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553011A (en) * | 1978-06-21 | 1980-01-10 | Hitachi Ltd | Error processing system for sequence control unit |
| JPS6133551A (ja) * | 1984-07-25 | 1986-02-17 | Mitsubishi Electric Corp | マイクロプロセツサ監視装置 |
| JPS644840A (en) * | 1987-06-29 | 1989-01-10 | Yokogawa Electric Corp | In-circuit emulator |
-
1990
- 1990-08-29 JP JP2227730A patent/JPH04107745A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553011A (en) * | 1978-06-21 | 1980-01-10 | Hitachi Ltd | Error processing system for sequence control unit |
| JPS6133551A (ja) * | 1984-07-25 | 1986-02-17 | Mitsubishi Electric Corp | マイクロプロセツサ監視装置 |
| JPS644840A (en) * | 1987-06-29 | 1989-01-10 | Yokogawa Electric Corp | In-circuit emulator |
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