JPH0411128B2 - - Google Patents
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- Publication number
- JPH0411128B2 JPH0411128B2 JP60131302A JP13130285A JPH0411128B2 JP H0411128 B2 JPH0411128 B2 JP H0411128B2 JP 60131302 A JP60131302 A JP 60131302A JP 13130285 A JP13130285 A JP 13130285A JP H0411128 B2 JPH0411128 B2 JP H0411128B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- current
- emitter
- fetq2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
本発明は第１のバイポーラトランジスタと、第
２の電界効果型又はバイポーラトランジスタとの
２つの複合トランジスタを主体とする装置に関す
る。
２の電界効果型又はバイポーラトランジスタとの
２つの複合トランジスタを主体とする装置に関す
る。
以下各図の説明において同一の符号は同一又は
相当部分を示す。またレベル“High”、“Low”
は単に“Ｈ”、“Ｌ”と記すことにする。 まず第２図に基づいて従来技術とその問題点を
説明する。第２図はいわゆるカスコード
（Cascode）接続と呼ばれるこの種のトランジス
タからなる回路の１例を示す。 第２図においてＱ１は主となるバイポーラトラ
ンジスタ（以下BPTと呼ぶ）、Ｑ２はこの例では
電界効果トランジスタ（以下FETと呼ぶ）、ZD
１はツエナダイオードである。 BPTQ１のコレクタＣ・エミツタＥと、FETQ
２のドレインＤ・ソースＳとは、エミツタＥとド
レインＤにおいて直列に接続されており、図外の
負荷に供給される電流（便宜上コレクタ電流と呼
ぶ）ICを開閉する。なおトランジスタＱ１とＱ
２を合わせ便宜上複合トランジスタと呼ぶ。また
BPTQ１のベースＢとFETQ２のソースＳ間には
ベースＢ側がソード側となるようにツエナダイオ
ードZD１が接続されている。 FETQ２のゲートＧ・ソースＳ間にはの駆動電
源EGを介して、コレクタ電流ICのオン、オフを
指令する開閉信号電圧eGが与えられ、また
BPTQ１のベースBFETQ２のソースＳ間に設け
られたベース電源EBを介して、FETQ２のオン
の際、前記ベースＢにはベース電流IB１が供給
される。 この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFETQ２と低速、高耐圧のバ
イポーラトランジスタＱ１とを組合わせ、高速、
高耐圧の複合スイツチング素子を得ようとする回
路である。 すなわちまず複合トランジスタＱ１，Ｑ２をタ
ーンオンさせる場合を述べると、この回路では、
BPTQ１のエミツタＥにFETQ２が接続されてベ
ース電流IB１を開閉し得るところから、BPTQ
１のベースＢに与えられるベース電圧eBは比較
的高い電圧とすることができるので、FETQ２に
該トランジスタＱ２をターンオンさせるべき
“Ｈ”の開閉信号電圧eGを与えると、そのドレイ
ンＤ・ソースＳ間電圧VDSが急峻に下降するこ
とによつてベース電流IB１を急峻に立上がらせ、
BPTQ１、従つて複合トランジスタＱ１，Ｑ２
を急速にターンオンさせることができる。なおこ
の場合のツエナダイオードZD１はオフ（無通電）
状態にある。 他方複合トランジスタＱ１，Ｑ２をターンオフ
させる場合には、FETQ２を該トランジスタＱ２
をターンオフさせるべき“Ｌ”の開閉信号電圧
eGを与えると、FETQ２のドレイン・ソース間
電圧VDSが急峻に高まり、自身に流れるコレク
タ電流ICを遮断する。この瞬間BPTQ１のベー
ス・エミツタを流れていたコレクタ電流ICはツ
エナダイオードZD１に転流する。このようにし
てBPTQ１のベース部の蓄積キヤリアは急速に
放出されるので、該トランジスタＱ１、従つて複
合トランジスタＱ１，Ｑ２は急速にターンオフ
し、コレクタ電流ICを遮断することができる。 なお、ここで前記の転流路にツエナダイオード
ZD１を用いた理由は、FETQ２のターンオフ時、
すなわちコレクタ電流ICの前記の転流の際には、
FETQ２のドレイン・ソース間電圧VDSをター
ンオフ可能な限界電圧（スイツチング阻止電圧
BVDS）以下に保ち、他方複合トランジスタＱ
１，Ｑ２がオンしている場合には、ベース電源
EBからBPTQ１のベースＢ側に供給されるベー
ス電流IB１がツエナダイオードZD１に無駄に分
流することを阻止し、有効にベース電流となるよ
うにするためである。 ところで現実のこの種の装置においては、
FETQ２の前記のターンオフの際、第２図の点線
部のようにBPTQ１のエミツタＥとFETQ２のド
レインＤとの間の配線を浮遊インダクタンスＬ１
が、その電流を維持するように過渡的な過電圧
（スパイク電圧）を発生し、FETQ２を破壊する
場合がある。
相当部分を示す。またレベル“High”、“Low”
は単に“Ｈ”、“Ｌ”と記すことにする。 まず第２図に基づいて従来技術とその問題点を
説明する。第２図はいわゆるカスコード
（Cascode）接続と呼ばれるこの種のトランジス
タからなる回路の１例を示す。 第２図においてＱ１は主となるバイポーラトラ
ンジスタ（以下BPTと呼ぶ）、Ｑ２はこの例では
電界効果トランジスタ（以下FETと呼ぶ）、ZD
１はツエナダイオードである。 BPTQ１のコレクタＣ・エミツタＥと、FETQ
２のドレインＤ・ソースＳとは、エミツタＥとド
レインＤにおいて直列に接続されており、図外の
負荷に供給される電流（便宜上コレクタ電流と呼
ぶ）ICを開閉する。なおトランジスタＱ１とＱ
２を合わせ便宜上複合トランジスタと呼ぶ。また
BPTQ１のベースＢとFETQ２のソースＳ間には
ベースＢ側がソード側となるようにツエナダイオ
ードZD１が接続されている。 FETQ２のゲートＧ・ソースＳ間にはの駆動電
源EGを介して、コレクタ電流ICのオン、オフを
指令する開閉信号電圧eGが与えられ、また
BPTQ１のベースBFETQ２のソースＳ間に設け
られたベース電源EBを介して、FETQ２のオン
の際、前記ベースＢにはベース電流IB１が供給
される。 この回路は一般にFETのスイツチング速度が
バイポーラトランジスタより速いことに着目し
て、高速、低耐圧のFETQ２と低速、高耐圧のバ
イポーラトランジスタＱ１とを組合わせ、高速、
高耐圧の複合スイツチング素子を得ようとする回
路である。 すなわちまず複合トランジスタＱ１，Ｑ２をタ
ーンオンさせる場合を述べると、この回路では、
BPTQ１のエミツタＥにFETQ２が接続されてベ
ース電流IB１を開閉し得るところから、BPTQ
１のベースＢに与えられるベース電圧eBは比較
的高い電圧とすることができるので、FETQ２に
該トランジスタＱ２をターンオンさせるべき
“Ｈ”の開閉信号電圧eGを与えると、そのドレイ
ンＤ・ソースＳ間電圧VDSが急峻に下降するこ
とによつてベース電流IB１を急峻に立上がらせ、
BPTQ１、従つて複合トランジスタＱ１，Ｑ２
を急速にターンオンさせることができる。なおこ
の場合のツエナダイオードZD１はオフ（無通電）
状態にある。 他方複合トランジスタＱ１，Ｑ２をターンオフ
させる場合には、FETQ２を該トランジスタＱ２
をターンオフさせるべき“Ｌ”の開閉信号電圧
eGを与えると、FETQ２のドレイン・ソース間
電圧VDSが急峻に高まり、自身に流れるコレク
タ電流ICを遮断する。この瞬間BPTQ１のベー
ス・エミツタを流れていたコレクタ電流ICはツ
エナダイオードZD１に転流する。このようにし
てBPTQ１のベース部の蓄積キヤリアは急速に
放出されるので、該トランジスタＱ１、従つて複
合トランジスタＱ１，Ｑ２は急速にターンオフ
し、コレクタ電流ICを遮断することができる。 なお、ここで前記の転流路にツエナダイオード
ZD１を用いた理由は、FETQ２のターンオフ時、
すなわちコレクタ電流ICの前記の転流の際には、
FETQ２のドレイン・ソース間電圧VDSをター
ンオフ可能な限界電圧（スイツチング阻止電圧
BVDS）以下に保ち、他方複合トランジスタＱ
１，Ｑ２がオンしている場合には、ベース電源
EBからBPTQ１のベースＢ側に供給されるベー
ス電流IB１がツエナダイオードZD１に無駄に分
流することを阻止し、有効にベース電流となるよ
うにするためである。 ところで現実のこの種の装置においては、
FETQ２の前記のターンオフの際、第２図の点線
部のようにBPTQ１のエミツタＥとFETQ２のド
レインＤとの間の配線を浮遊インダクタンスＬ１
が、その電流を維持するように過渡的な過電圧
（スパイク電圧）を発生し、FETQ２を破壊する
場合がある。
本発明は前記の問題を取除き、簡単な回路構成
で前記複合トランジスタを高周波スイツチング回
路に適用させることができる半導体装置を提供す
ることを目的とする。
で前記複合トランジスタを高周波スイツチング回
路に適用させることができる半導体装置を提供す
ることを目的とする。
本発明の要点は、第１の（バイポーラ）トラン
ジスタのエミツタと第２の（電界効果型又はバイ
ポーラ）トランジスタのドレイン（コレクタ）と
を接続し、第１のトランジスタのベースと第２の
トランジスタのソース（エミツタ）との間に補助
直流電源（ベース電源など）を接続して第１のト
ランジスタにベース電流を供給し得るようにする
と共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に駆動信号を介して開閉信
号電圧を与え、第１のトランジスタのコレクタ・
エミツタと第２のトランジスタのドレイン・ソー
ス（コレクタ・エミツタ）との直列回路を介し
て、外部に供給される電流の開閉を行う（いわる
ゆカスコード接続の）装置において、 前記駆動電源より、第２のトランジスタを開閉
駆動するためにそのゲート（ベース）に与えられ
駆動電流（ゲート電流など）が、抵抗とダイオー
ドとの並列回路を介して供給されるようにすると
ともに、前記ダイオードの極性は第２のトランジ
スタをターンオンすべき前記駆動電流が導通する
ようにした点にある。
ジスタのエミツタと第２の（電界効果型又はバイ
ポーラ）トランジスタのドレイン（コレクタ）と
を接続し、第１のトランジスタのベースと第２の
トランジスタのソース（エミツタ）との間に補助
直流電源（ベース電源など）を接続して第１のト
ランジスタにベース電流を供給し得るようにする
と共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に駆動信号を介して開閉信
号電圧を与え、第１のトランジスタのコレクタ・
エミツタと第２のトランジスタのドレイン・ソー
ス（コレクタ・エミツタ）との直列回路を介し
て、外部に供給される電流の開閉を行う（いわる
ゆカスコード接続の）装置において、 前記駆動電源より、第２のトランジスタを開閉
駆動するためにそのゲート（ベース）に与えられ
駆動電流（ゲート電流など）が、抵抗とダイオー
ドとの並列回路を介して供給されるようにすると
ともに、前記ダイオードの極性は第２のトランジ
スタをターンオンすべき前記駆動電流が導通する
ようにした点にある。
以下第１図に基づいて本発明の実施例を説明す
る。同図は本発明装置の一実施例としの構成を示
す回路図で、第２図に対応する。第１図において
は、FETQ２の駆動電源EGと同じくＱ２のゲー
トＧとの間に抵抗Ｒ２とダイオードＤ１との並列
回路が付加され、かつダイオードＤ１はFETQ２
をターンオンするゲート電流IG１が導通する極
性にもうけられている。 この回路では、複合トランジスタＱ１，Ｑ２、
従つてFETQ２をターンオンさせる場合には、開
閉信号電圧eGをＨ”とするこによつて、ダイオ
ードＤ１を介し駆動電源EGからFETQ２のゲー
トＧへ、急速に、充分なゲート電流IG１が供給
され、FETQ２、従つて複合トランジスタＱ１，
Ｑ２は急峻にターンオンする。 次に複合トランジスタＱ１，Ｑ２、従つて
FETQ２をターンオフさせる場合には、開閉信号
電圧eGをＬ”とすることによつて、抵抗Ｒ２を
介し、FETQ２のゲートＧから駆動電源EGへ、
適度に抑制された値のゲート電流IG２が流れる。
これによりFETQ２のゲートＧ部の蓄積キヤリア
は適度に緩やかに消滅することになる。そこで複
合トランジスタＱ１，Ｑ２のコレクタ電流IC、
従つてFETQ２のドレインＤ・ソースＳ間を流れ
るコレクタ電流ICも適度に緩やかに遮断される。
従つて抵抗Ｒ２の選定に応じ、FETQ２の高速な
ターンオフ機能を失わない範囲で、このとき浮遊
インダクタンクスＬ１に誘起する電圧Ｌ１・
dIC／dtを適当な値、すなわちFETQ２のスイツ
チング阻止電圧BVDS以下、従つてその破壊電圧
以下の値に抑制することができる。 また第１図の点線部のように、FETQ２のドレ
インＤ・ソースＳ間にツエナダイオードZD２を
挿入することにより、浮遊インダクタンスＬ１の
前記の誘起電圧の大きさを正確に制限すれば、
FETQ２の破壊防止をより確実にすることができ
る。 なお第１図において、FETQ２が低耐圧のバイ
ポーラトランジスタであつても、本発明の意図す
る目的がほぼ同様に達成できることは変わりがな
い。
る。同図は本発明装置の一実施例としの構成を示
す回路図で、第２図に対応する。第１図において
は、FETQ２の駆動電源EGと同じくＱ２のゲー
トＧとの間に抵抗Ｒ２とダイオードＤ１との並列
回路が付加され、かつダイオードＤ１はFETQ２
をターンオンするゲート電流IG１が導通する極
性にもうけられている。 この回路では、複合トランジスタＱ１，Ｑ２、
従つてFETQ２をターンオンさせる場合には、開
閉信号電圧eGをＨ”とするこによつて、ダイオ
ードＤ１を介し駆動電源EGからFETQ２のゲー
トＧへ、急速に、充分なゲート電流IG１が供給
され、FETQ２、従つて複合トランジスタＱ１，
Ｑ２は急峻にターンオンする。 次に複合トランジスタＱ１，Ｑ２、従つて
FETQ２をターンオフさせる場合には、開閉信号
電圧eGをＬ”とすることによつて、抵抗Ｒ２を
介し、FETQ２のゲートＧから駆動電源EGへ、
適度に抑制された値のゲート電流IG２が流れる。
これによりFETQ２のゲートＧ部の蓄積キヤリア
は適度に緩やかに消滅することになる。そこで複
合トランジスタＱ１，Ｑ２のコレクタ電流IC、
従つてFETQ２のドレインＤ・ソースＳ間を流れ
るコレクタ電流ICも適度に緩やかに遮断される。
従つて抵抗Ｒ２の選定に応じ、FETQ２の高速な
ターンオフ機能を失わない範囲で、このとき浮遊
インダクタンクスＬ１に誘起する電圧Ｌ１・
dIC／dtを適当な値、すなわちFETQ２のスイツ
チング阻止電圧BVDS以下、従つてその破壊電圧
以下の値に抑制することができる。 また第１図の点線部のように、FETQ２のドレ
インＤ・ソースＳ間にツエナダイオードZD２を
挿入することにより、浮遊インダクタンスＬ１の
前記の誘起電圧の大きさを正確に制限すれば、
FETQ２の破壊防止をより確実にすることができ
る。 なお第１図において、FETQ２が低耐圧のバイ
ポーラトランジスタであつても、本発明の意図す
る目的がほぼ同様に達成できることは変わりがな
い。
以上の説明から明らかなように本発明によれ
ば、第１のバイポーラトランジスタのエミツタと
第２の電界効果型（又はバイポーラ）トランジス
タのドレイン（コレクタ）とを結合しつつ、カス
コード接続してなる半導体装置において、第２の
トランジスタのゲート（ベース）の駆動電源と、
該ゲート（ベース）間に、抵抗とダイオードとの
並列回路を設け、かつ該ダイオードの極性は、第
２のトランジスタをターンオンすべき駆動電流を
導通する方向となるようにしたので 前記半導体装置のターンオン動作を高速に行い
得るのみならず、そのターンオフ動作について
も、半導体装置の高速性を失わぬ範囲で、適度に
緩やかとすることができ、従つてそのターンオフ
の際、第１、第２のトランジスタ間の主回路内浮
遊インダクタンスに基づく第２のトランジスタの
破壊を防止することができる。
ば、第１のバイポーラトランジスタのエミツタと
第２の電界効果型（又はバイポーラ）トランジス
タのドレイン（コレクタ）とを結合しつつ、カス
コード接続してなる半導体装置において、第２の
トランジスタのゲート（ベース）の駆動電源と、
該ゲート（ベース）間に、抵抗とダイオードとの
並列回路を設け、かつ該ダイオードの極性は、第
２のトランジスタをターンオンすべき駆動電流を
導通する方向となるようにしたので 前記半導体装置のターンオン動作を高速に行い
得るのみならず、そのターンオフ動作について
も、半導体装置の高速性を失わぬ範囲で、適度に
緩やかとすることができ、従つてそのターンオフ
の際、第１、第２のトランジスタ間の主回路内浮
遊インダクタンスに基づく第２のトランジスタの
破壊を防止することができる。
第１図は本発明装置の一実施例としての構成を
示す回路図、第２図は従来装置の構成例を示す回
路図で、第１図に対応するものである。 Ｑ１：バイポーラトランジスタ（BPT）、Ｑ
２：電界効果トランジスタ（FET）、EB：ベー
ス電源、EG：ゲート電源、Ｌ１：浮遊インダク
タンス、ZD１：ツエナダイオード、Ｄ１：ダイ
オード、Ｒ１，Ｒ２：抵抗。
示す回路図、第２図は従来装置の構成例を示す回
路図で、第１図に対応するものである。 Ｑ１：バイポーラトランジスタ（BPT）、Ｑ
２：電界効果トランジスタ（FET）、EB：ベー
ス電源、EG：ゲート電源、Ｌ１：浮遊インダク
タンス、ZD１：ツエナダイオード、Ｄ１：ダイ
オード、Ｒ１，Ｒ２：抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタのエミツタと第２のトラ
ンジスタのドレイン（コレクタ）とを接続し、第
１のトランジスタのベースと第２のトランジスタ
のソース（エミツタ）との間に補助直流電源を接
続して第１のトランジスタにベース電流を供給し
得るようにすると共に、 第２のトランジスタのゲート（ベース）とソー
ス（エミツタ）との間に駆動電源を介して開閉信
号電圧を与え、第１のトランジスタのコレクタ・
エミツタと第２のトランジスタのドレイン・ソー
ス（コレクタ・エミツタ）との直列回路を介し
て、外部に供給される電流の開閉を行う装置にお
いて、 前記駆動電源より、第２のトランジスタを開閉
駆動するために、そのゲート（ベース）に与えら
れる駆動電流が、抵抗とダイオードとの並列回路
を介して供給されるようにするとともに、前記ダ
イオードの極性は第２のトランジスタをターンオ
ンすべき前記駆動電流が導通するよう設けられた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131302A JPS61288618A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131302A JPS61288618A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288618A JPS61288618A (ja) | 1986-12-18 |
| JPH0411128B2 true JPH0411128B2 (ja) | 1992-02-27 |
Family
ID=15054780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131302A Granted JPS61288618A (ja) | 1985-06-17 | 1985-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288618A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103905018A (zh) * | 2012-12-25 | 2014-07-02 | 西安永电电气有限责任公司 | Igbt模块并联不对称回路的动态均流电路 |
-
1985
- 1985-06-17 JP JP60131302A patent/JPS61288618A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61288618A (ja) | 1986-12-18 |
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