JPH04112554A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04112554A JPH04112554A JP23211990A JP23211990A JPH04112554A JP H04112554 A JPH04112554 A JP H04112554A JP 23211990 A JP23211990 A JP 23211990A JP 23211990 A JP23211990 A JP 23211990A JP H04112554 A JPH04112554 A JP H04112554A
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- JP
- Japan
- Prior art keywords
- block
- wiring layer
- terminal
- wiring
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 244000144992 flock Species 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、自動レイアウト
法によりレイアウト設計された回路ブロックを有する半
導体集積・回路に関する。
法によりレイアウト設計された回路ブロックを有する半
導体集積・回路に関する。
従来の自動レイアウト法によりレイアウト設計された回
路ブロック（以下、ブロックと記す）を有する半導体集
積回路は、第３図に示すように、ブロックの外周に配置
して設けた外部端子が、第１の配線層と接続する第１の
端子１２と、第２の配線層と接続する第２の端子１３と
により形成されていた。
路ブロック（以下、ブロックと記す）を有する半導体集
積回路は、第３図に示すように、ブロックの外周に配置
して設けた外部端子が、第１の配線層と接続する第１の
端子１２と、第２の配線層と接続する第２の端子１３と
により形成されていた。
上述した従来の半導体集積回路は、第４図に示すように
、ブロック１１に接続する配線が、図面の水平方向に設
ける第１の配線層２１と垂直方向に設ける第２の配線層
２２を用いて接続する場合、ブロック１１の左右の辺に
設けた端子１２が全て第１の配線層で、かつ、上下の辺
に設けた端子１３が全て第２の配線層で形成されていれ
ば問題ない。ところが、第５図のようにひとつでもブロ
ックの左右の辺に設けた端子１３が第２の配線層で形成
され、また、上下の辺に設けた端子１２が第１の配線層
で形成されていると、その端子１２に第１の配線２１を
接続し、端子１３に第２の配線２２を接続するためのコ
ンタクトホール２３をブロック１１の外側に設ける必要
があり、余分な領域が必要となってしまう。第４図のよ
うなブロックもこれを９０’回転して用いると第５図と
同じ問題がおこってしまう。
、ブロック１１に接続する配線が、図面の水平方向に設
ける第１の配線層２１と垂直方向に設ける第２の配線層
２２を用いて接続する場合、ブロック１１の左右の辺に
設けた端子１２が全て第１の配線層で、かつ、上下の辺
に設けた端子１３が全て第２の配線層で形成されていれ
ば問題ない。ところが、第５図のようにひとつでもブロ
ックの左右の辺に設けた端子１３が第２の配線層で形成
され、また、上下の辺に設けた端子１２が第１の配線層
で形成されていると、その端子１２に第１の配線２１を
接続し、端子１３に第２の配線２２を接続するためのコ
ンタクトホール２３をブロック１１の外側に設ける必要
があり、余分な領域が必要となってしまう。第４図のよ
うなブロックもこれを９０’回転して用いると第５図と
同じ問題がおこってしまう。
本発明の半導体集積回路は、回路ブロックと、前記回路
ブロックに接続する第１の配線層及び第２の配線層とを
有する半導体集積回路において、前記回路ブロックの外
周に設けて前記第１の配線層又は第２の配線層のいずれ
にも接続可能なように前記第１の配線層に接続する第１
の端子と前記第２の配線層に接続する第２の端子を重ね
且つ互に接続して構成される。
ブロックに接続する第１の配線層及び第２の配線層とを
有する半導体集積回路において、前記回路ブロックの外
周に設けて前記第１の配線層又は第２の配線層のいずれ
にも接続可能なように前記第１の配線層に接続する第１
の端子と前記第２の配線層に接続する第２の端子を重ね
且つ互に接続して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロックのレイアウト
図である。
図である。
第１図に示すように、フロック１１の外形と端子付近ツ
バターンのみを示している。ブロック１１の各端子は第
１層に設けた第１の端子１２と第２層に設けた第２の端
子１３が重ねられてコンタクトホール１４により夫々互
に接続されている。
バターンのみを示している。ブロック１１の各端子は第
１層に設けた第１の端子１２と第２層に設けた第２の端
子１３が重ねられてコンタクトホール１４により夫々互
に接続されている。
第２図は第１図のブロックに配線を施した状態の部分レ
イアウト図である。
イアウト図である。
第２図に示すように、第１の配線層２１は第１の端子１
２に接続し、第２の配線層２２は第２の端子１３に夫々
接続することによりブロック１１の外側に異なる配線層
間を接続するためのコンタクトホールを設ける必要がな
くレイアウト面積の拡大が防止できる。
２に接続し、第２の配線層２２は第２の端子１３に夫々
接続することによりブロック１１の外側に異なる配線層
間を接続するためのコンタクトホールを設ける必要がな
くレイアウト面積の拡大が防止できる。
以上説明したように本発明は、ブロックの端子の夫々が
複数の層を形成して設けられていることにより、そのブ
ロックを用いて自動レイアウトにより設計する配線領域
のレイアウト面積の増大を抑制できるという効果を有す
る。
複数の層を形成して設けられていることにより、そのブ
ロックを用いて自動レイアウトにより設計する配線領域
のレイアウト面積の増大を抑制できるという効果を有す
る。
第１図は本発明の一実施例を示すブロックのレイアウト
図、第２図は第１図のブロックに配線を施した状態の部
分レイアウト図、第３図は従来の半導体集積回路の一例
を示すブロックのレイアウト図、第４図および第５図は
第３図のブロックに配線を施した状態のレイアウト図で
ある。 １１・・・ブロック、１２．１３・・・端子、１４・・
・コンタクトホール、２１・・・第１の配線層、２２・
・・第２の配線層、２３・・・コンタクトホール。
図、第２図は第１図のブロックに配線を施した状態の部
分レイアウト図、第３図は従来の半導体集積回路の一例
を示すブロックのレイアウト図、第４図および第５図は
第３図のブロックに配線を施した状態のレイアウト図で
ある。 １１・・・ブロック、１２．１３・・・端子、１４・・
・コンタクトホール、２１・・・第１の配線層、２２・
・・第２の配線層、２３・・・コンタクトホール。
Claims (1)
- 回路ブロックと、前記回路ブロックに接続する第１の
配線層及び第２の配線層とを有する半導体集積回路にお
いて、前記回路ブロックの外周に設けて前記第１の配線
層又は第２の配線層のいずれにも接続可能なように前記
第１の配線層に接続する第１の端子と前記第２の配線層
に接続する第２の端子を重ね且つ互に接続したことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211990A JPH04112554A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23211990A JPH04112554A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112554A true JPH04112554A (ja) | 1992-04-14 |
Family
ID=16934305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23211990A Pending JPH04112554A (ja) | 1990-08-31 | 1990-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112554A (ja) |
-
1990
- 1990-08-31 JP JP23211990A patent/JPH04112554A/ja active Pending
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