JPH04123385A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ ワード線を駆動するワード・ドライバを有する半導体記
憶装置に関し、 ソース−ドレイン間耐圧及び素子間耐圧の低下を防止し
つつ、信頼性が高く、集積度の優れた半導体記憶装置を
蓑供することを目的とし、第１のワード線と、前記第１
のワード線と平行に設けられた第２のワード線と、前記
第１のワード線及び第２のワード線に対し直交する方向
に設けられたワード線活性化信号供給線と、前記第１の
ワード線及び第２のワード線に対し直交する方向に沿っ
て形成された素子分Ｍ領域と、前記素子分Ｍ領域に隣接
して設けられ、前記ワード線活性化信号供＠線に接続さ
れた第１の不純物領域と、デコーダに＃Ｃ続された第１
のゲート電極と、前記第１のワード線に接続された第２
の不純物領域とを有し、前記第１のワード線を活性化す
る第１のドライバと、前記素子分Ｎ領域の前記第１のド
ライバの反対側に設けられ、前記ワード線活性化信号供
給線に接続された第３の不純物領域と、前記デコーダに
接続された第２のゲート電極と、前記第２のワード線に
接続された第４の不純物領域とを有し、前記第２のワー
ド線を活性化する第２のドライバとを備えたように構成
する。

［産業上の利用分野］ 本発明は、ワード線を駆動するワード・ドライバを有す
る半導体記憶装置に関する。

［従来の技術］ 近年、半導体記憶装置の高集積化が望まれ、ダイナミッ
クＲＡＭ等の半導体記憶装置を構成する単位素子の微細
化が進められている。単位素子、例えばダイナミックメ
モリセルの微細化の手段としては、ゲート長、ゲート酸
化膜厚、素子間分離幅等の短縮があげられる。

これらゲート長やゲート酸化膜厚等を微細化すると、素
子に印加する電圧もスフ−リング則に従い比例して低下
させる必要がある。

しかし、半導体記憶装置のワード・デコーダのように高
い電圧を入力することが必要な回路においては、十分な
耐圧を持たせる必要があり、そのためゲート長や素子間
分離幅等のａｍ化に制限が生じている。

一方、セルの微細化にはワード線の間隔も狭くする必要
がある。従って、例えばワード線を選択するワード・デ
コーダのワード・ドライバ列の単位回路の幅も、ワード
線の間隔に応じて短縮する必要がある。

従来の半導体記憶装置のワード・ドライバを第９図乃至
第１１図を用いて説明する。第９図は、従来の半導体記
憶装置のワード・ドライバの平面図、第１０図及び第１
１図は、それぞれ従来の半導体記憶装置のワード・ドラ
イバのＡ−Ａ断面図、Ｂ−Ｂ断面図である。

第９図は、ワード・デコーダに対してブリ・デコードさ
れたワード線活性化信号を用いるため、２つの昇圧信号
線１００及び２００が設けられたワード・ドライバを示
している。ワード・ドライバは、ｎチャネルＭＯＳトラ
ンジスタで構成されている。

セル・アレー（図示せず）に信号を出力するためのワー
ド線５０〜６０が平行に形成されている。

昇圧信号線１００及び２００が、ワード＊５０〜６０に
対し直角に形成されている。

二つの昇圧信号線１００及び２００に挟まれた領域に、
ワード線５０〜６０と平行に素子間分離領域７．７′、
７″が形成されている。素子量分Ｍ領域７．７′、７″
で分離され、ワード線５０〜６０に対し平行に設けられ
た素子領域８．８′９．９′内に、ワード・ドライバ１
〜６が形成されている。各ワード・ドライバ１〜６は、
それぞれゲート電極を挟んでソース領域及びドレイン領
域が形成されたＭＯＳＦＥＴで構成されている。

素子領域８．８′内には、ドライバ２）ドライバ３）ド
ライバ６が形成されている。ドライバ２は、昇圧信号線
１００のワード線活性化信号を入力するトレイン領域３
２と、ゲート電極８０、及びワード線５０とワード線コ
ンタクト１２により接続されたソース領域２ｏで構成さ
れ、ドライバ３は、昇圧信号線１００のワード線活性化
信号を入力するトレイン領域３２と、ゲート電極８２）
及びワード線５４とワード線コンタクト１０により接続
されたソース領域２１で構成され、ドライバ６は、昇圧
信号線１００のワード線活性化信号を入力するドレイン
領域３６と、ゲート電極８４）及びワード線５８とワー
ド線コンタクト１３により接続されたソース領域２２で
構成されている。

昇圧信号１１１００に接続されているドレイン領域３２
は、ドライバ２及びドライバ３で共通に使用されている
（第１０図、第１１図参照）。

素子領域９．９′内には、ドライバ１）ドライバ４）ド
ライパラが形成されている。ドライバ１は、昇圧信号線
２００のワード線活性化信号を入力するトレイン領域３
８と、ゲート電極８６、及びワード線５２とワード線コ
ンタクト１４により接続されたソース領域２３で構成さ
れ、ドライバ４は、昇圧信号ｖＡ２００のワード線活性
化信号を入力するドレイン領域４２と、ゲート電極８８
、及びワード線５６とワード線コンタクト１１により＃
枕されたソース領域２４で構成され、ドライバ５は、昇
圧信号線２００のワード線活性化信号を入力するトレイ
ン領域４２と、ゲート電極９０、及びワード線６０とワ
ード線コンタクト１５により接続されたソース領域２５
で構成されている（第１１図参照）。

昇圧信号線２００に４１続されているドレイン領域４２
は、ドライバ４及びドライパラで共通に使用されている
。

各ワード線５０〜６０は昇圧信号線１００上方のセル・
アレー（図示せず）に接続されている。

第９図中、昇圧信号線２００下方にデコーダ（図示せず
）が設けられている。

ドライバ１のゲートｔ％８６とドライバ２のゲートｔ４
Ｎ！８０は、デコーダからの信号線７０に共通接続され
ている。ドライバ３のゲート電極８２とドライバ４のゲ
ート電［ｉ８８は、デコーダからの信号線７２に共通接
続されている。ドライバ５のゲート電極９０とドライバ
６のゲート電極８４は、デコーダからの信号線７４に共
通！枕されている。

以上のようにドライバ回路を構成することにより、１つ
のデコーダでワード線２本を制御することができる。こ
の１デコーダで使用されるドライバが占有する幅を１デ
コーダ・ピッチとする。従って、１デコーダ・ピッチを
短縮できれば素子の微細化が可能である。

［発明が解決しようとする課題］ 昇圧信号１１００及び２００の電圧に対し、素子間の耐
圧を確保するには、例えばドライバ３及びドライバ４の
出力であるワード線５４．５６間に素子分Ｍ領域７を設
ける必要がある。この素子分ｉｌ！！領域７の１デコー
ダ・ピッチ方向の幅は、素子間の耐圧を確保できる程度
に大きく取る必要がある。このためドライバ３及びドラ
イバ４のゲート長が、昇圧信号線１００及び２００の電
圧に対して十分に大きく取れないことになり、ドライバ
３及びドライバ４のソース−ドレイン間耐圧が低下する
という問題を生じる。

逆に、ドライバ３及びドライバ４のゲート長を昇圧信号
線１００及び２００の電圧に対して十分大きくとると、
素子分離領域７の１デコーダ・ピッチ方向の幅が昇圧信
号線１００及び２００の電圧に対して十分に確保できな
いことになり、素子間耐圧が低下する。このことは、素
子の信頼性上大きな問題となり微細化が進むにつれてさ
らに深刻となる。

本発明の目的は、ソース−トレイン間耐圧及び素子間耐
圧の低下を防止しつつ、信頼性が高く、集積度の優れた
半導体記憶装置を提供することにある。

［課題を解決するための手段］ 上記目的は、第１のワード線と、前記第１のワード線と
平行に設けられた第２のワード線と、前記第１のワード
線及び第２のワード線に対し直交する方向に設けられた
ワード線活性化信号供給線と、前記第１のフード線及び
第２のワード線に対し直交する方向に沿って形成された
素子分離領域と、前記素子分離領域に隣接して設けられ
、前記ワード線活性化信号供給線に接続された第１の不
純物領域と、デコーダに＃続されな第１のゲート電極と
、前記第１のワード線に接続された第２の不純物領域と
を有し、前記第１のフード線を活性化する第１のドライ
バと、前記素子分離領域の前記第１のドライバの反対側
に設けられ、前記ワード線活性化信号供給線に接続され
た第３の不純物領域と、前記デコーダに接続された第２
のゲート電極と、前記第２のワード線に接続された第４
の不純物領域とを有し、前記第２のワード線を活性化す
る第２のドライバとを備えたことを特徴とする半導体記
憶装置によって達成される。

［作用］ 本発明によれば、ソース−ドレイン間耐圧及び素子間耐
圧の低下を防止しつつ、信頼性が高く、集積度の優れた
半導体記憶装置を実現できる。

［実施例コ 本発明の第１の実施例による半導体記憶装置を第１図乃
至第５図を用いて説明する。

第１図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバの平面図、第２図は本発明の第１の実
施例による半導体記憶装置のワード・ドライバのＡ−Ａ
断面図、第３図は本発明の第１の実施例による半導体記
憶装置のワード・ドライバのＢ−Ｂ断面図である。

本実施例のワード・ドライバは、ワード・デコーダに対
してブリ・デコードされたワード線活性化信号を用いる
ため２つの昇圧信号線１００及び２００を設けたワード
・ドライバである。

セル・アレー（図示せず）に信号を出力するためのワー
ド線５０〜６０がそれぞれ平行に形成されている。ワー
ドｌ！５０〜６０に対し直角に昇圧信号線１００及び２
００が形成されている。

二つの昇圧信号１１１００及び２００のほぼ中間に、ワ
ード線５０〜６０に対し直交する方向に素子間分離領域
７が形成されている。素子間分離領域７と昇圧信号線１
００の間に素子領域８が形成されている。素子間分離領
域７と昇圧信号線２００の間に素子領域９が形成されて
いる。

素子領域８内には、ドライバ２）ドライバ２′ドライバ
３）ドライバ３′　　ドライバ６、ドライバ６′が形成
されている。

ドライバ２は、昇圧信号線１００のワード線活性化信号
を入力するトレイン領域３０と、ゲート環％　８０、及
びワード線５０とワード線コンタクト１２により接続さ
れたソース領域２０で構成され、ドライバ２′は、昇圧
信号１１１１００のワード線活性化信号を入力するドレ
イン領域３２と、ゲート電極８１）及びワード線５０と
ワード線コンタクト１２により接続されたソース領域２
０で構成され、ドライバ２とソース領域２０を共通にす
る一組のトランジスタを構成している。

ドライバ３は、昇圧信号線１００のワード線活性化信号
を入力するトレイン領域３２と、ゲート電極８２）及び
ワード線５４とワード線コンタクト１０により接続され
たソース領域２１で構成され、ドライバ３′は、昇圧信
号１１００のワード線活性化信号を入力するトレイン領
域３４と、ゲート電極８３）及びワード線５４とワード
線コンタクト１０により接続されたソース領域２１で構
成され、ドライバ３とソース領域２１を共通にする一組
のトランジスタを構成している。

ドライバ６は、昇圧信号［１００のワード線活性化信号
を入力するトレイン領域３４と、ゲート電極８４）及び
ワード線５８とワード線コンタクト１３により！ａ続さ
れたソース領域２２で構成され、ドライバ６′は、昇圧
信号線１００のワード線活性化信号を入力するドレイン
領域３６と、ゲート電極８５、及びワード１５８とワー
ド線コンタクト１３により接続されたソース領域２２で
構成され、ドライバ６とソース領域２２を共通にする一
組のトランジスタを構成している。

昇圧信号線１００に接続されているドレイン領域３２は
、ドライバ２′及びドライバ３で共通に使用され、トレ
イン領域３４は、ドライバ３゛及びドライバ６で共通に
使用されている（第２図、第３図参照）。

素子領域９内には、ドライバ１）ドライバ１′ドライバ
４）ドライバ４′　　ドライパラ、ドライバ５′が形成
されている。

ドライバ１は、昇圧信号線２００のワード線活性化信号
を入力するトレイン領域３８と、ゲート＄　［ｉ　８６
　、及びワード線５２とワード線コンタクト１４により
１ｆｆＣ続されなソース領域２３で構成され、ドライバ
１′は、昇圧信号線２００のワード線活性化信号を入力
するドレイン領ｌｌＡ４０と、ゲート電極８７、及びワ
ード線５２とワード線コンタクト１４により接続された
ソース領域２３で構成され、ドライバ１とソース領域２
３を共通にする一組のトランジスタを構成している。

ドライバ４は、昇圧信号線２００のワード線活性化信号
を入力するトレイン領域４０と、ゲート電極８８、及び
ワード線５６とワード線コンタクト１１により接続され
たソース領域２４で構成され、ドライバ４′は、昇圧信
号線２００のワード線活性化信号を入力するトレイン領
域４２と、ゲート電極８９、及びワード線５６とワード
線コンタクト１１により接続されたソース領域２４で構
成され、ドライバ４とソース領域２４を共通にする一組
のトランジスタを構成している。

ドライバ５は、昇圧信号線２００のワード線活性化信号
を入力するトレイン領域４２と、ゲート電極９０、及び
ワード線６０とワード線コンタクト１５により接続され
たソース領域２５で構成され、ドライバ５′は、昇圧信
号線２００のワード線活性化信号を入力するドレイン領
域４４と、ゲート電極９１）及びワード［６０とワード
線コンタクト１５により接続されたソース領域２５で構
成され、ドライバ５とソース領域２５を共通にする一組
のトランジスタを構成している。

昇圧信号線２００に接続されているドレイン領域４０は
、ドライバ１′及びドライバ４で共通に使用され、トレ
イン領域４２は、ドライバ４′及びドライパラで共通に
使用されている（第２図、第３図参照）。

各ワード線は昇圧信号１１００上方のセル・アレー（図
示せず）に１ＩｆＣ続されている。

第１図中、昇圧信号線２００下方にデコーダ（図示せず
）が設けられている。

ドライバ２のゲート電極８０とドライバ１のゲート電極
８６とが接続され、ドライバ２′のゲート電極８１とド
ライバ１′のゲート電極８７とが＃枕され、これら２本
のゲートを極はデコーダからの信号［７０に共通接続さ
れている。

ドライバ３のゲート電極８２とドライバ４のゲート電極
８８とが接続され、ドライバ３′のゲート￥ｈ極８３と
ドライバ４′のゲート電極８９とが接続され、これら２
本のゲート電極はデコーダからの信号線７２に共通＃ｊ
枕されている。

ドライバ６のゲート電極８４とドライバ５のゲート電極
９０とが接続され、ドライバ６′のゲート電極８５とド
ライバ５′のゲート電極９１とが接続され、これら２本
のゲート電極はデコーダからの信号１７４に共通接続さ
れている。

本実施例は１／２グリデコードであるので、例えば−組
のワードｌｌ５４と５６を制御するために必要な１デコ
ーダ・ピッチは、ドレイン領域３２とトレイン領域３４
間又は及びドレイン領域４０とドレイン領域４２間の長
さとなる。

第４図の等価回路を用いて、本実施例の半導体記憶装置
の動作を説明する。

本等価回路は、ドライバ回路にｎチャネルＭＯＳトラン
ジスタを用いて構成したワード・ドライバ及びデコーダ
回路である。本等価回路は、１デコーダで２本のワード
線を制御する１／２プリデコードであり、例として一組
のワード線５４と５６を制御するために必要な１デコー
ダ・ピッチ内の回路を説明する。

昇圧信号線１００のワード線活性化信号を入力するｎチ
ャネルトランジスタロ３にワード線５４が接続され、昇
圧信号線２００のワード線活性化信号を入力するｎチャ
ネルトランジスタＱ４にワード線５６が接続されている
。ｎチャネルトランジスタロ３がドライバ３及びドライ
バ３′に対応し、ｎチャネルトランジスタＱ４がドライ
バ４及びドライバ４′に対応している。

ｎチャネルトランジスタロ３のゲート電極は、ｎチャネ
ルトランジスタＱ４のゲート電極とＩｆｆされ、デコー
ダ部（図中破線内）のカットゲート３１０を介してイン
バータ３００に接続されている。ｎチャネルトランジス
タ３０５のゲート電極は、ｎチャネルトランジスタ３０
６のゲート電極と接続され、デコーダ部のインバータ３
０１を介してインバータ３００に接続されている。

インバータ３００は、ｎチャネルトランジスタ３０３及
びｎチャネルトランジスタ３０７に＃続されている。

ｎチャネルトランジスタ３０３のゲート電極にはブリ・
デコーダ（図示せず）からのら号ＡＯが入力され、ｎチ
ャネルトランジスタ３０３と直列に接続されたｎチャネ
ルトランジスタ３０４のゲート電極にはブリ・デコーダ
からの信号Ａ１が入力される。Ｐチャネルトランジスタ
３０７のゲート電極にはリセット信号／Ｒが入力される
。

インバータ３００のｎチャネルトランジスタ３０３側に
Ｐチャネルトランジスタ３０８のドレインが接続され、
インバータ３００のカットゲート３１０側がＰチャネル
トランジスタ３０８のゲート電極に接続されている。

アクセスすべきメモリ・セルのメモリ・アドレス下位３
ビツトより上位のビットはデコーダ手前のプリデコーダ
（図示せず）でデコードされている。デコーダ部の入力
ＡＯ１Ａ１は、メモリ・アドレスの下位２ビツト目及び
３ビツト目に対応している。ｎチャネルトランジスタロ
３）Ｑ４を駆動するための昇圧信号線１００及び２００
のワード線活性化信号は、メモリ・アドレスの最下位ビ
ットに対応している。

入力信号ＡＯ，Ａｔの両方にＨレベル信号が入力された
ときのみ、ワード線５４とワード線５６の組が選択され
、昇圧信号線１００又は昇圧信号線２００のワード線活
性化信号のどちらか一方がＨレベルになることにより、
ワード線５４又はワード１１１５６のどちらか一方が選
択される。

すなわち、入力信号ＡＯ２Ａ１の両方がＨレベルになる
と、ｎチャネルトランジスタロ３及びｎチャネルトラン
ジスタＱ４のゲート電極はＨレベルになり、ｎチャネル
トランジスタ３０５及びｎチャネルトランジスタ３０６
のゲート電極はＬレベルになる。このとき昇圧信号線１
００のワード線活性化信号がＨレベルになるとｎチャネ
ルトランジスタロ３がオンしているのでワード線５４が
Ｈレベルに選択される。昇圧信号線１００と２００はメ
モリ・アドレスの最下位ビットに対応しているので昇圧
信号＊ｉｏｏのワード１ａ活性化信号がＨレベルの場合
は昇圧信号線２００はＬレベルとなり、ｎチャネルトラ
ンジスタＱ４はオンしているが、ワード線５６はＬレベ
ルとなる。昇圧信号１１００のワード線活性化信号がＬ
レベルの場合は、昇圧信号線２００のワード線活性化信
号はＨレベルとなり、ｎチャネルトランジスタＱ４を介
してワード線５６が選択される。このようにして、目的
のメモリ・セルが選択される。

本実施例におけるドライバはＰチャネルＭＯＳトランジ
スタを用いて構成することもできる。ドライバにＰチャ
ネルＭＯ３）ランジスタを用いた場合の等価回路を第５
図を用いて説明する。

本等価回路は、ドライバ３．３′、４．４′にＰチャネ
ルＭＯ８）ランジスタを用いて構成したワード・ドライ
バ及びデコーダ回路である。

昇圧信号線１００のワード線活性化信号が入力されるｐ
チャネルトランジスタＱ３にワード線５４が接続され、
昇圧信号線２００のワード線活性化信号が入力されるＰ
チャネルトランジスタロ４にワード線５６が接続されて
いる。ＰチャネルトランジスタＱ３がドライバ３及びド
ライバ３′に対応し、Ｐチャネルトランジスタロ４がド
ライバ４及びドライバ４′に対応している。

ＰチャネルトランジスタＱ３及びｎチャネルトランジス
タ３０５のゲート電極は、Ｐチャネルトランジスタロ４
及びｎチャネルトランジスタ３０６のゲート電極と接続
され、レベルシフタ部の０Ｍ０３回路に＃続されている
。レベルシフタ部の０Ｍ０３回路は、ｎチャネルトラン
ジスタ４０１及びＰチャネルトランジスタ４０３で構成
され、ＰチャネルトランジスタＱ３）Ｑ４のワード線活
性化信号と同一の電圧をゲート電極に供給する。

ｎチャネルトランジスタ４０３とＰチャネルトランジス
タ４０２は昇圧電源４００と接続されている。Ｐチャネ
ルトランジスタ４０２及び０Ｍ０３回路は３１０を介し
てデコーダ部のインバータ３００に接続されている。

インバータ３００は、ｎチャネルトランジスタ３０３及
びＰチャネルトランジスタ３０７に接続されている。

ｎチャネルトランジスタ３０３のゲート電極にはブリ・
デコーダ（図示せず）からの信号ＡＯが入力され、ｎチ
ャネルトランジスタ３０３と直列に接続されたｎチャネ
ルトランジスタ３０４のゲート電極にはブリ・デコーダ
からの信号Ａ１が入力される。Ｐチャネルトランジスタ
３０７のゲート電極にはリセット信号／Ｒが入力される
。

インバータ３００のｎチャネルトランジスタ３０３側に
Ｐチャネルトランジスタ３０８のドレインが接続され、
インバータ３００のカットゲート３１０側がＰチャネル
トランジスタ３０８のゲート電極に接続されている。

本実施例によれば、１デコーダ・ピッチ中にワード線と
平行に存在していた素子間分離領域を無くすことができ
、また従来１デコーダ内で、ワード線と直交する方向に
２個存在していたワード線コンタクトを１つにすること
ができる。従って、デコーダ・ピッチ方向の幅に余裕が
でき、ワード・ドライバのゲート長を必要十分なだけ確
保することができる。

また、ワード線に対し直角方向に素子間分離領域を形成
するので、素子間分離領域の幅を広く形成しても、デコ
ーダ・ピッチの幅が広がることもない。

本発明の第２の実施例による半導体記憶装置を第６図を
用いて説明する。

本実施例は、第１の実施例における各ドライバのゲート
電極の形状を変更したことに特徴を有する。

すなわち、対となってトランジスタを構成しているドラ
イバ１〜６及び１′〜６′の各ゲート電極８０〜９１の
終端を各々接続し、各ゲート電極８０〜９１で各ソース
領域２０〜２５のワード線コンタクト１０〜１５の周囲
を取り囲むような形状にしたものである。

こうすることにより、２つの昇圧信号線１００と２００
の間隔についても、より％ｉｌｉすることができる。

本発明の第３の実施例による半導体記憶装置を第７図及
び第８図を用いて説明する。

第７図は本発明の第３の実施例による半導体記憶装置の
ワード・ドライバの平面図、第８図は本発明の第３の実
施例による半導体記憶装置の等価回路図である。

本実施例は、昇圧信号線を用いたプリデコードを行うこ
となく、１本のワード線に対して１つのデコーダを設け
た場合のワード・ドライバであることを特徴とする。

本実施例のワード・ドライバは、ＰチャネルＭＯＳトラ
ンジスタで構成されている。

第７図中、外部電源２２０上方に設けられたセル・アレ
ー（図示せず）に信号を出力するワード線５０〜６０が
それぞれ平行に形成されている。

ワード線５０〜６０に対し直角に外部電源２２０が形成
されている。

外Ｓｔ源２２０を介してセル・アレーの反対側に、ワー
ド線５０〜６０に対し垂直方向に形成された素子量分Ｍ
領域７を挟んで素子領域８と素子領域９が形成されてい
る。

素子領域８内には、ドライバ２）ドライバ２′ドライバ
３）ドライバ３′　　ドライバ６、ドライバ６′が形成
されている。

ドライバ２は、外部電源２２０に接続されたソース領域
３０’と、ゲート電極８０、及びワード線５０とワード
線コンタクト１２により＃枕されたドレイン領域２０′
で構成され、ドライバ２′は、外部電源２２０に接続さ
れたソース領域３２′と、ゲート電極８１）及びワード
線５０とワード線コンタクト１２により接続されたドレ
イン領域２０′で構成され、ドライバ２とトレイン領域
２０′を共通にする一組のトランジスタを構成している
。

ドライバ３は、外部電源２２０に接続されたソース領域
３２′と、ゲート電極８２）及びワード線５４とワード
線コンタクト１０により接続されたドレイン領域２１′
で構成され、ドライバ３′は、外部電源２２０に接続さ
れたソース領域３４′と、ゲート電極８３）及びワード
１５４とワード線コンタクト１０により４ｉ［されたド
レイン領域２１′で構成され、ドライバ３とドレイン領
域２１′を共通にする一組のトランジスタを構成してい
る。

ドライバ６は、外部電源２２０に接続されたソース領域
３４′と、ゲート電極８４）及びワード線５８とワード
線コンタクト１３により接続されたドレイン領域２２′
で構成され、ドライバ６′は、外部電源２２０に接続さ
れたソース領域３６′と、ゲート電極８５、及びワード
線５８とワード線コンタクト１３により接続されたドレ
イン領域２２′で構成され、ドライバ６とトレイン領域
２２′を共通にする一組のトランジスタを構成している
。

外部電源２２０に接続されたソース領域３２′は、ドラ
イバ２′及びドライバ３で共通に使用され、ソース領域
３４′は、ドライバ３′及びドライバ６で共通に使用さ
れている。

素子領域９内には、ドライバ１）ドライバ１′ドライバ
４）ドライバ４′　　ドライバ５、ドライが５′が形成
されている。

ドライバ１は、接続線４５によりソース領域３０′を介
して外部電源２２０に４１続されたソース領域３８′と
、ゲート電％８６、及びワード線５２とワード線コンタ
クト１４により＃枕されたドレイン領域２３′で構成さ
れ、ドライバ１′は、接続線４６によりソース領域３２
′を介して外部電源２２０に接続されたソース領域４０
′と、ゲート電極８７、及びワード１ｓ５２とワード線
コンタクト１４により接続されたトレイン領域２３′で
構成され、ドライバ１とトレイン領域２３′を共通にす
る一組のトランジスタを構成している。

ドライバ４は、接続線４６によりソース領域３２′を介
して外部電源２２０に接続されたソース領域４０′と、
ゲート電極８８、及びワード線５６とワード線コンタク
ト１１により接続されたドレイン領域２４′で構成され
、ドライバ４′は、接続線４７によりソース領域３４′
を介して外部電源２２０に接続されたソース領域４２′
と、ゲート電極８９、及びワード！５６とワード線コン
タクト１１により接続されたドレイン領域２４′で構成
され、ドライバ４とトレイン領域２４′を共通にする一
組のトランジスタを構成している。

ドライパラは、接続線４７によりソース領域３４′を介
して外部電源２２０に＃続されなソース領域４２′と、
ゲート電極９０、及びワード＠６０とワード線コンタク
ト１５により接続されたドレイン領域２５′で構成され
、ドライバ５′は、＃、続１１１４８によりソース領域
３６′を介して外部電源２２０に接続されたソース領ｊ
１ｉ４４′と、ゲート電極９１）及びワード１ｌ１６０
とワード線コンタクト１５により接続されたドレイン領
域２５′で構成され、ドライバ５とドレイン領域２５′
を共通にする一組のトランジスタを構成している。

＃、続線４６を介して外部電源２２０に接続されたソー
ス領域４０′は、ドライバ１′及びドライバ４で共通に
使用され、ソース領域４２′は、ドライバ４′及びドラ
イバ５で共通に使用されている。

各ワード線は外部電源２２０上方のセル・アレーに接続
されている。

第７図中、素子領域９下方にデコーダ（図示せず）が設
けられている。

ドライバ２のゲート電極８０とドライバ２′のゲート零
′Ｉｊ！８１は、ドレイン領域２０′を取り囲むように
して一体として形成され、信号線コンタクト６７により
デコーダからの信号線６１に接続されている。ドライバ
３とドライバ３′　　ドライバ６とドライバ６′、ドラ
イバ１とドライバ１′ドライバ４とドライバ４′、ドラ
イパラとドライバ５′のゲート電極も同様にして形成さ
れ、各信号線コンタクトによりデコーダからの各信号線
に接続されている。

本実施例のワード・ドライバはプリデコードを行わない
ので、例えば第１の実施例における１デコーダ・ピッチ
の幅は、本実施例においては２デコーダ・ピッチ分の幅
となる。

第８図の等価回路を用いて、本実施例の半導体記憶装置
の動作を説明する。

本等価回路は、各ドライバにＰチャネルＭＯＳトランジ
スタを用いて構成したワード・ドライバ及びデコーダ回
路である。本等価回路は、プリデコードを用いない１デ
コーダで１本のワード線を制御する１デコーダ・ピッチ
分の回路である。

外部電源２２０のワード線活性化信号が入力されるＰチ
ャネルトランジスタロ３にワード線が接続されている。

Ｐチャネルトランジスタロ３が各ドライバに対応してい
る。

Ｐチャネルトランジスタロ３のゲート電極は、ｎチャネ
ルトランジスタ３０５のゲート電極と接続され、デコー
ダ部（図中破線内）のインバータ３０２及びインバータ
３００を介してｎチャネルトランジスタ３０３及びｐチ
ャネルトランジスタ３０７に接続されている。

ｎチャネルトランジスタ３０３のゲートｆ４極にはブリ
・デコーダ（図示せず）からの信号ＡＯが入力され、ｎ
チャネルトランジスタ３０３と直列にｉＩ＃続されたｎ
チャネルトランジスタ３０４のゲート電極にはブリ・デ
コーダからの信号Ａ１が入力される。Ｐチャネルトラン
ジスタ３０７のゲート電極にはリセット信号／Ｒが入力
される。

インバータ３００のｎチャネルトランジスタ３０３側に
ｐチャネルトランジスタ３０８のドレインが！枕され、
インバータ３００のインバータ３０２側がＰチャネルト
ランジスタ３０８のゲート電極に接続されている。

アクセスすべきメモリ・セルのメモリ・アドレス下位２
ビツトより上位のビットはデコーダ前段のプリデコーダ
（図示せず）でデコードされている。デコーダ部の入力
ＡＯ１Ａ１は、メモリ・アドレスの最下位ビット及び下
位２ビツト目に対応している。

入力信号ＡＯ，ＡＩの両方にＨレベル信号が入力された
ときのみ、本回路のワード線が選択される。

入力信号ＡＯ，ＡＩの両方がＨレベルになると、Ｐチャ
ネルトランジスタロ３及びｎチャネルトランジスタ３０
５のゲート電極はＬレベルになる。

従って本回路のワード線はＨレベルになり目的のメモリ
・セルが選択される。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、本実施例は１／２プリデコードの場合で説明し
たが、１／４グリデコード等でも実現することができる
。

［発明の効果］ 以上の通り、本発明によれば、ワード・ドライバを狭い
デコーダ・ピッチの中に十分な信頼性をもってレイアウ
トすることができ、半導体記憶装置の高集積化に寄与す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバの平面図、 第２図は本発明の第１の実施例による半導体記憶装置の
ワード・ドライバのＡ−Ａ断面図、第３図は本発明の第
１の実施例による半導体記憶装置のワード・ドライバの
Ｂ−Ｂ断面図、第４図は本発明の第１の実施例による半
導体記憶装置の等価回路図、 第５図は本発明の第１の実施例による半導体記憶装置の
等価回路図、 第６図は本発明の第２の実施例による半導体記憶装置の
ワード・ドライバの平面図、 第７図は本発明の第３の実施例による半導体記憶装置の
ワード・ドライバの平面図、 第８図は本発明の第３の実施例による半導体記憶装置の
等価回路図、 第９図は従来の半導体記憶装置のワード・ドライバの平
面図、 第１０図は従来の半導体記憶装置のワード・ドライバの
Ａ−Ａ断面図、 第１１図は従来の半導体記憶装置のワードライバのＢ−
Ｂ断面図 である。 図において、 １〜６・・・ドライバ １′〜６′・・・ドライバ ７．７′、７″・・・素子間分離領域 ８．９・・・素子領域 ８′、９′・・・素子領域 １０〜１５・・・ワード線コンタクト ２０〜２５・・・ソース領域 ２０’〜２５′・・・ドレイン領域 ３０〜４４・・・トレイン領域 ３０′〜４４′・・・ソース領域 ４５〜４８・・・接続線 ５０〜６０・・・ワード線 ６１〜６６・・・信号線 ６７〜６９・・・信号線コンタクト ７０〜７４・・・信号線 ８０〜９１・・・ゲート電極 １００・・・昇圧信号線 ２００・・・昇圧信号線 ２２０・・・外部電源 ３００〜３０２・・・インバータ ３０３〜３０６・・・ｎチャネルトランジスタ３０７．
３０８・・・Ｐチャネルトランジスタ３１０・・・カッ
トゲート ４００・・・昇圧電源 ４０１・・・ｎチャネルトランジスタ ４０２．４０３・・・Ｐチャネルトランジスタ出願人　
富　　士　　通　　株　　式　　会　　社代理人　弁理
士　北　　野　　好　　人第１の実施例による半ｌＩ停
記檀裟１のワードドライバのＡ−Ａｌｆｆｉｉｉ図 第１のＷ］によろ半肴体配惚表置のワード第３図 ドライバのＢ−８断面図 ３００〜３０１・−イ〉パーク ３０３〜３０６−ｎチャネルトランジスタ３０７．３０
８−　ρチャネルトランジスタ４０２．４０３ ｐチャネルトランジスタ 本臂明の第２の実施例による牛導体紀橿読１のワード第
６図 ドライバの嘔面面 第７図 ３０２−インバータ 本発明の隅３の実施例によろ半奪体記胤ＩＥｉの等価口
路図第８図 ３２〜４２

Claims (1)

1. 【特許請求の範囲】 １）第１のワード線と、 前記第１のワード線と平行に設けられた第２のワード線
   と、 前記第１のワード線及び第２のワード線に対し直交する
   方向に設けられたワード線活性化信号供給線と、 前記第１のワード線及び第２のワード線に対し直交する
   方向に沿って形成された素子分離領域と、前記素子分離
   領域に隣接して設けられ、前記ワード線活性化信号供給
   線に接続された第１の不純物領域と、デコーダに接続さ
   れた第１のゲート電極と、前記第１のワード線に接続さ
   れた第２の不純物領域とを有し、前記第１のワード線を
   活性化する第１のドライバと、 前記素子分離領域の前記第１のドライバの反対側に設け
   られ、前記ワード線活性化信号供給線に接続された第３
   の不純物領域と、前記デコーダに接続された第２のゲー
   ト電極と、前記第２のワード線に接続された第４の不純
   物領域とを有し、前記第２のワード線を活性化する第２
   のドライバとを備えたことを特徴とする半導体記憶装置
   。 ２）請求項１記載の半導体記憶装置において、前記ワー
   ド線活性化信号供給線は、いずれか一方がワード線活性
   化信号を発生する第１の昇圧信号線と第２の昇圧信号線
   とからなり、 前記第１のドライバの前記第１の不純物領域は前記第１
   の昇圧信号線に接続され、 前記第２のドライバの前記第３の不純物領域は前記第２
   の昇圧信号線に接続されている ことを特徴とする半導体記憶装置。 ３）請求項１又は２記載の半導体記憶装置において、 前記第１のドライバは、２個の前記第１の不純物領域と
   ２個の前記第１のゲート電極を備え、前記第１の不純物
   領域と前記第１のゲート電極により、前記第２の不純物
   領域を両側から挟んで形成され、 前記第２のドライバは、２個の前記第３の不純物領域と
   ２個の前記第２のゲート電極を備え、前記第３の不純物
   領域と前記第２のゲート電極により、前記第４の不純物
   領域を両側から挟んで形成されたこと を特徴とする半導体記憶装置。 ４）請求項３記載の半導体記憶装置において、前記２個
   の第１のゲート電極の各々の終端を接続してＵ型の第１
   のゲート電極を形成し、 前記第２の不純物領域は、前記Ｕ型の第１のゲート電極
   に取り囲まれて形成され、 前記２個の第２のゲート電極の各々の終端を接続してＵ
   型の第２のゲート電極を形成し、 前記第４の不純物領域は、前記Ｕ型の第２のゲート電極
   に取り囲まれて形成されたこと を特徴とする半導体記憶装置。