JPH04127331A - 割込制御方式 - Google Patents
割込制御方式Info
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- JPH04127331A JPH04127331A JP24916690A JP24916690A JPH04127331A JP H04127331 A JPH04127331 A JP H04127331A JP 24916690 A JP24916690 A JP 24916690A JP 24916690 A JP24916690 A JP 24916690A JP H04127331 A JPH04127331 A JP H04127331A
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- 238000010586 diagram Methods 0.000 description 4
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- 230000010365 information processing Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割込制御方式に関し、特に情報処理システムに
おける中央処理装置の割込制御方式に関する。
おける中央処理装置の割込制御方式に関する。
従来のパイプライン処理方式の中央処理装置における割
込制御方式として、少なくとも以下の２つが存在する。
込制御方式として、少なくとも以下の２つが存在する。
第一の方式は、命令１と命令ｊ間で割込処理を実行する
場合に、命令ｉのパイプライン処理を完了し、かつ命令
ｉ以降にフェッチした命令のパイプライン処理をすべて
停止した後前記割込処理を実行し、命令ｊの命令フェッ
チ処理以降のパイプライン処理から再実行する方式であ
る。
場合に、命令ｉのパイプライン処理を完了し、かつ命令
ｉ以降にフェッチした命令のパイプライン処理をすべて
停止した後前記割込処理を実行し、命令ｊの命令フェッ
チ処理以降のパイプライン処理から再実行する方式であ
る。
本方式では、例えば、あるクロックで五つの命令、すな
わち、命令ｉ、命令Ｊ、命令に、命令ｌ、命令ｍが、そ
れぞれ五つの処理、すなわち、オペランドライト処理、
命令実行処理、オペランドリード処理、命令デコード処
理、命令フェッチ処理をパイプライン実行していた場合
に割込処理要求があるものとする。まず、命令ｉのオペ
ランドライト処理は終了させ、次に、命令ｊの命令実行
処理、命令にのオペランドフェッチ処理、命令１の命令
デコード処理、命令ｍの命令フェッチ処理を停止し、割
込処理に制御を移行し、その後命令ｊの命令フェッチ処
理よりパイプライン処理を再開する方式である。
わち、命令ｉ、命令Ｊ、命令に、命令ｌ、命令ｍが、そ
れぞれ五つの処理、すなわち、オペランドライト処理、
命令実行処理、オペランドリード処理、命令デコード処
理、命令フェッチ処理をパイプライン実行していた場合
に割込処理要求があるものとする。まず、命令ｉのオペ
ランドライト処理は終了させ、次に、命令ｊの命令実行
処理、命令にのオペランドフェッチ処理、命令１の命令
デコード処理、命令ｍの命令フェッチ処理を停止し、割
込処理に制御を移行し、その後命令ｊの命令フェッチ処
理よりパイプライン処理を再開する方式である。
第二の方式は、命令ｉのパイプライン処理を完了し、か
つ命令ｉのオペランドライト処理に先行するパイプライ
ン処理の中間状態を全て退避した後、割込処理を実行し
、退避したパイプライン処理の中間状態を全て再設定す
ることによりパイプライン処理を再実行する方式である
。
つ命令ｉのオペランドライト処理に先行するパイプライ
ン処理の中間状態を全て退避した後、割込処理を実行し
、退避したパイプライン処理の中間状態を全て再設定す
ることによりパイプライン処理を再実行する方式である
。
本方式では、例えば、第一の方式と同様にあるクロック
で五つの命令、すなわち、命令ｉ、命令ｊ、命令に、命
令ｌ、命令ｍがそれぞれ五つの処理、すなわち、オペラ
ンドライト処理、命令実行処理、オペランドリード処理
、命令デコード処理、命令フェッチ処理をパイブランイ
ン実行していた場合に割り込み処理要求があるものとす
る。
で五つの命令、すなわち、命令ｉ、命令ｊ、命令に、命
令ｌ、命令ｍがそれぞれ五つの処理、すなわち、オペラ
ンドライト処理、命令実行処理、オペランドリード処理
、命令デコード処理、命令フェッチ処理をパイブランイ
ン実行していた場合に割り込み処理要求があるものとす
る。
まず命令ｉのオペランドライト処理は終了させ、次に、
命令ｊの命令実行処理、命令にのオペランドフェッチ処
理、命令ｌの命令デコード処理、命令ｍの命令フェッチ
処理のパイプライン状態のすべて退避し、割込処理に制
御を移行し、割込処理の終了後退避した状態を再設定し
、命令ｊのオペランドライト処理、命令にの命令実行処
理、命令ｌのオペランドフェッチ処理、命令ｍの命令デ
コード処理、命令ｎの命令フェッチ処理よりパイプライ
ン処理を再開する方式である。
命令ｊの命令実行処理、命令にのオペランドフェッチ処
理、命令ｌの命令デコード処理、命令ｍの命令フェッチ
処理のパイプライン状態のすべて退避し、割込処理に制
御を移行し、割込処理の終了後退避した状態を再設定し
、命令ｊのオペランドライト処理、命令にの命令実行処
理、命令ｌのオペランドフェッチ処理、命令ｍの命令デ
コード処理、命令ｎの命令フェッチ処理よりパイプライ
ン処理を再開する方式である。
一般に第二の方式では、全てのパイプライン処理の中間
状態を退避し再設定する制御が複雑であると考えられる
。
状態を退避し再設定する制御が複雑であると考えられる
。
上述した従来の第一の割込制御方式では、命令ｉのデス
トネーションレジスタと命令ｊのソースレジスタに同一
のレジスタが指定された際、命令ｉと命令ｊ間で割込処
理を実行する場合と実行しない場合で、命令ｊのソース
オペランドの値が異なるという欠点があった。
トネーションレジスタと命令ｊのソースレジスタに同一
のレジスタが指定された際、命令ｉと命令ｊ間で割込処
理を実行する場合と実行しない場合で、命令ｊのソース
オペランドの値が異なるという欠点があった。
すなわち、前者の命令ｊのソースオペランドは、命令ｉ
のデストネーションオベランドの値となり、後者の命令
ｊのソースオペランドは、命令ｉのデストネーションオ
ベランドのライトが完了する前に、命令ｊのソースオペ
ランドのフェッチが実行されるため、命令ｉ以前の命令
のデストネーションオベランドの値となる。
のデストネーションオベランドの値となり、後者の命令
ｊのソースオペランドは、命令ｉのデストネーションオ
ベランドのライトが完了する前に、命令ｊのソースオペ
ランドのフェッチが実行されるため、命令ｉ以前の命令
のデストネーションオベランドの値となる。
本発明の割込制御方式は、命令をフェッチする命令フェ
ッチ手段と、 フェッチされた前記命令をデコードしてデコード命令を
出力する命令デコード手段と、オペランドのデータを格
納する第一および第二のデータレジスタと、 前記デコード命令が指定する前記第一のデータレジスタ
からソースオペランドをフェッチするオペランドフェッ
チ手段と、 前記ソースオペランドに対し前記デコード命令が指定す
る演算を実行してテストネーションオベランドを得る命
令実行手段と、 前記デストネーションオペランドをフェッチし、前記デ
コード命令が指定する前記第二のデータレジスタに書込
むオペランドライト手段とを有し、 前記命令を予め定めた順序でパイプライン処理するパイ
プライン処理方式のコンピュータの割込制御方式におい
て、 第一の前記命令以降にフェッチされ、前記第一の命令の
前記デストネーションオベランドを前記第二のデータレ
ジスタに書込む前に前記ソースオペランドをフェッチす
る第二の前記命令のデコード期間中前記第二のデータレ
ジスタの番号を保持するデストネーションレジスタ番号
記憶手段と、前記第二のデータレジスタの番号と、前記
命令デコード手段が指定した前記第二の命令の前記ソー
スオペランドをフェッチする前記データレジスタの番号
との一致を検出して一致検出回路を出力する一致検出回
路と、 前記−数種出信号と割込要求信号との論理積を取る論理
積回路とを有するものである。
ッチ手段と、 フェッチされた前記命令をデコードしてデコード命令を
出力する命令デコード手段と、オペランドのデータを格
納する第一および第二のデータレジスタと、 前記デコード命令が指定する前記第一のデータレジスタ
からソースオペランドをフェッチするオペランドフェッ
チ手段と、 前記ソースオペランドに対し前記デコード命令が指定す
る演算を実行してテストネーションオベランドを得る命
令実行手段と、 前記デストネーションオペランドをフェッチし、前記デ
コード命令が指定する前記第二のデータレジスタに書込
むオペランドライト手段とを有し、 前記命令を予め定めた順序でパイプライン処理するパイ
プライン処理方式のコンピュータの割込制御方式におい
て、 第一の前記命令以降にフェッチされ、前記第一の命令の
前記デストネーションオベランドを前記第二のデータレ
ジスタに書込む前に前記ソースオペランドをフェッチす
る第二の前記命令のデコード期間中前記第二のデータレ
ジスタの番号を保持するデストネーションレジスタ番号
記憶手段と、前記第二のデータレジスタの番号と、前記
命令デコード手段が指定した前記第二の命令の前記ソー
スオペランドをフェッチする前記データレジスタの番号
との一致を検出して一致検出回路を出力する一致検出回
路と、 前記−数種出信号と割込要求信号との論理積を取る論理
積回路とを有するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すプロ・ンク図で
ある。
ある。
第１図において、本発明の割込制御方式は、命令フェッ
チ手段１と、命令デコード手段２と、オペランドフェッ
チ手段３と、命令実行手段４と、オペランドライト手段
５と、データレジスタ６と、ソースオペランドバス１０
，１１と、デストネーションオペランドバス１２と、命
令バス２０と、デコードバス２１〜２３と、ソースオペ
ランド３０．３１と、デストネーションオペランド３２
と、ＡＮＤゲート７と、テストネーションレジスタ番号
記憶手段８と、−数種出回路９とから構成されている。
チ手段１と、命令デコード手段２と、オペランドフェッ
チ手段３と、命令実行手段４と、オペランドライト手段
５と、データレジスタ６と、ソースオペランドバス１０
，１１と、デストネーションオペランドバス１２と、命
令バス２０と、デコードバス２１〜２３と、ソースオペ
ランド３０．３１と、デストネーションオペランド３２
と、ＡＮＤゲート７と、テストネーションレジスタ番号
記憶手段８と、−数種出回路９とから構成されている。
第２図は、第１図の回路のパイプラインタイムチャート
であり、命令１と命令２の間で割込処理を実行する場合
を示す。
であり、命令１と命令２の間で割込処理を実行する場合
を示す。
第２図において、ＣＫはシステム・つ］ツクである。Ａ
〜Ｅは各命令を構成するパイプライン処理を示し、Ａは
命令フェッチ処理、Ｂは命令デコード処理、Ｃはオペラ
ンドフェッチ処理、Ｄは命令実行処理、Ｅはオペランド
ライト処理をそれぞれ示す。
〜Ｅは各命令を構成するパイプライン処理を示し、Ａは
命令フェッチ処理、Ｂは命令デコード処理、Ｃはオペラ
ンドフェッチ処理、Ｄは命令実行処理、Ｅはオペランド
ライト処理をそれぞれ示す。
また、ＲＩは割り込み要求信号、ＡＩは割込許可信号、
ＣＩは割込制御信号をそれぞれ示す。Ｔは割込制御°信
号ＣＩが１′となり、割込処理に移行するタイミングを
示す。
ＣＩは割込制御信号をそれぞれ示す。Ｔは割込制御°信
号ＣＩが１′となり、割込処理に移行するタイミングを
示す。
次に、本実施例の動作について説明する。
まず、命令のパイプライン処理を第２図より説明する。
命令フェッチ手段１は、ある１クロツクにて命令をフェ
ッチする。次の１２０ツクで命令デコード手段２は、命
令バス２０を介して命令を入力し、デコードを完了する
。
ッチする。次の１２０ツクで命令デコード手段２は、命
令バス２０を介して命令を入力し、デコードを完了する
。
オペランドフェッチ手段３は、次の半クロックにてデコ
ードバス２１で指定されるソースオペランドをデータレ
ジスタ６よりソースオペランドバス１０，１１を介して
読み出す。
ードバス２１で指定されるソースオペランドをデータレ
ジスタ６よりソースオペランドバス１０，１１を介して
読み出す。
次の１クロツクにて、命令実行手段４は、デコートバス
２２に指定される演算を、オペランドフェッチ手段３か
ら出力されるソースオペランドＳＯＩ、ＳＯ２に対し実
行し、その実行結果をデストネーションオペランドＤＯ
としてオペランドライト手段５に出力する。
２２に指定される演算を、オペランドフェッチ手段３か
ら出力されるソースオペランドＳＯＩ、ＳＯ２に対し実
行し、その実行結果をデストネーションオペランドＤＯ
としてオペランドライト手段５に出力する。
次の半クロックにて、オペランドライト手段５は、デコ
ードバス２３で指定されるデータレジスタ６上のテスト
ネーションレジスタに、デストネーションオベランドバ
ス１２を介してテストネーションオペランドＤｏを書き
戻す。
ードバス２３で指定されるデータレジスタ６上のテスト
ネーションレジスタに、デストネーションオベランドバ
ス１２を介してテストネーションオペランドＤｏを書き
戻す。
次に割込要求がある場合の処理について説明する。
命令デコード手段２にて命令２の命令デコード処理が実
施されている場合は、第２図のパイプラインタイミング
で示す通り命令２はオペランドフェッチ手段３、命令実
行手段４にてオペランドフェッチ処理Ｃ２命令実行処理
りをそれぞれ実施している。
施されている場合は、第２図のパイプラインタイミング
で示す通り命令２はオペランドフェッチ手段３、命令実
行手段４にてオペランドフェッチ処理Ｃ２命令実行処理
りをそれぞれ実施している。
この時、デストネーションレジスタ番号記憶手段８は、
命令１の命令デコード処理でデコードされたデストネー
ションレジスタ番号を保持している。
命令１の命令デコード処理でデコードされたデストネー
ションレジスタ番号を保持している。
一致検出回路９はＳＲ命令デコード手段２より出力され
る命令２のソースレジスタ番号とテストネーションレジ
スタ番号記憶手段８より出力される命令１のデストネー
ションレジスタ番号ＤＲを比較し、一致していない事よ
り′１′を割込許可信号ＡＩとして出力する。
る命令２のソースレジスタ番号とテストネーションレジ
スタ番号記憶手段８より出力される命令１のデストネー
ションレジスタ番号ＤＲを比較し、一致していない事よ
り′１′を割込許可信号ＡＩとして出力する。
ＡＮＤゲート７により割り込み要求信号ＲＩと前記ＯＣ
論理積が第２図のＴのタイミングで割込制御信号ＣＩと
して出力される。
論理積が第２図のＴのタイミングで割込制御信号ＣＩと
して出力される。
割込制御信号ＣＩにより、オペランドライト手段５での
命令１のオペランドライト処理に先行する命令実行手段
４、オペランドフェッチ手段５、命令デコード手段２、
命令フェッチ手段１での命令２以下のパイプライン処理
は全て停止され、命令１のオペランドライト処理の終了
後、割込処理が実施される。
命令１のオペランドライト処理に先行する命令実行手段
４、オペランドフェッチ手段５、命令デコード手段２、
命令フェッチ手段１での命令２以下のパイプライン処理
は全て停止され、命令１のオペランドライト処理の終了
後、割込処理が実施される。
次に、本発明の第二の実施例について説明する。
第３図は本発明の第二の実施例を示すブロック図である
。
。
第１図に示す第一の実施例との相違点は、命令実行処理
を２つのパイプライン処理に分割して実施し、第４図に
示すように命令２と命令３間で割込処理を実施すること
である。
を２つのパイプライン処理に分割して実施し、第４図に
示すように命令２と命令３間で割込処理を実施すること
である。
第３図において、本実施例の割込制御方式は、第一の実
施例と同様の命令フェッチ手段１と、命令デコード手段
２と、オペランドフェッチ手段３と、オペランドライト
手段５と、データレジスタ６と、ＡＮＤゲート７とに加
えて、２つの命令実行手段１３．１４と、命令実行手段
デコードバス２４と、２つのデストネーションレジスタ
番号記憶手段１５．１６と、２つの一致検出回路１７゜
１８と、２つの１クロック遅延回路１９．２６と、ＡＮ
Ｄゲート２７とから構成されている。
施例と同様の命令フェッチ手段１と、命令デコード手段
２と、オペランドフェッチ手段３と、オペランドライト
手段５と、データレジスタ６と、ＡＮＤゲート７とに加
えて、２つの命令実行手段１３．１４と、命令実行手段
デコードバス２４と、２つのデストネーションレジスタ
番号記憶手段１５．１６と、２つの一致検出回路１７゜
１８と、２つの１クロック遅延回路１９．２６と、ＡＮ
Ｄゲート２７とから構成されている。
第４図は第３図の回路のパイプラインタイムチャートで
あり、命令２と命令３の間で割込処理を実行する場合を
示す。
あり、命令２と命令３の間で割込処理を実行する場合を
示す。
第４図の第２図との相違点は、第２図における割込許可
信号ＡＩが第１〜第３割込許可信号Ａ１１〜ＡＩ３とな
ること、命令実行処理りが第１゜第２命令実行処理ＤＩ
、Ｄ２となることである。
信号ＡＩが第１〜第３割込許可信号Ａ１１〜ＡＩ３とな
ること、命令実行処理りが第１゜第２命令実行処理ＤＩ
、Ｄ２となることである。
次に、本実施例の動作について説明する。
まず、命令のパイプライン処理を第４図より説明する。
命令フェッチからオペランドフェッチ４までの３クロツ
ク分の処理は前述の第一の実施例と同じである。
ク分の処理は前述の第一の実施例と同じである。
次の１クロツクにて命令実行手段１３はデコードバス２
２に指定される演算を、オペランドフェッチ手段３から
出力されるソースオペランドＳＯ１、ＳＯ２に対し実行
し中間結果ＭＩを出力する。
２に指定される演算を、オペランドフェッチ手段３から
出力されるソースオペランドＳＯ１、ＳＯ２に対し実行
し中間結果ＭＩを出力する。
次の１クロツクにて命令実行手段１４は中間結果Ｍｌに
対しデコードバス２４で指定される演算を実行し、その
実行結果をデストネーションオペランドＤＯとしてオペ
ランドライト手段５に出力する。
対しデコードバス２４で指定される演算を実行し、その
実行結果をデストネーションオペランドＤＯとしてオペ
ランドライト手段５に出力する。
次の半クロックにてオペランドライト手段５はデコード
バス２３で指定されるデータレジスタ６上のデストネー
ションレジスタに、デストネーションオペランドバス１
２を介してデストネーションオペランドＤＯを書き戻す
。
バス２３で指定されるデータレジスタ６上のデストネー
ションレジスタに、デストネーションオペランドバス１
２を介してデストネーションオペランドＤＯを書き戻す
。
次に、割込要求がある場合の処理について説明する。
命令デコード手段２にて命令３の命令デコード処理が実
施されている場合は、デストネーションレジスタ番号記
憶手段１５は、命令２のデストネーションレジスタ番号
を、また、デストネーションレジスタ番号記憶手段１６
は命令１のデストネーションレジスタ番号をそれぞれ保
持している。
施されている場合は、デストネーションレジスタ番号記
憶手段１５は、命令２のデストネーションレジスタ番号
を、また、デストネーションレジスタ番号記憶手段１６
は命令１のデストネーションレジスタ番号をそれぞれ保
持している。
−数種圧回路１７は、命令デコード手段２より出力され
る命令３のソースレジスタ番号ＳＲと、デストネーショ
ンレジスタ番号記憶手段１５．１６よりそれぞれ出力さ
れる命令ｌ、命令２のデストネーションレジスタ番号Ｄ
ＲＩ、ＤＲ２’を比較し、一致していない事より“１′
を１クロック遅延回路１９．２６にそれぞれ出力する。
る命令３のソースレジスタ番号ＳＲと、デストネーショ
ンレジスタ番号記憶手段１５．１６よりそれぞれ出力さ
れる命令ｌ、命令２のデストネーションレジスタ番号Ｄ
ＲＩ、ＤＲ２’を比較し、一致していない事より“１′
を１クロック遅延回路１９．２６にそれぞれ出力する。
第４図のＡ〜Ｅのパイプラインを構成する場合は、さら
に、命令４のソースレジスタ番号と命令２のデストネー
ションレジスタ番号を比較する必要がある。
に、命令４のソースレジスタ番号と命令２のデストネー
ションレジスタ番号を比較する必要がある。
次の１クロツクにて、命令デコード手段２にて命令４の
命令デコード処理が実施されている場合は、デストネー
ションレジスタ番号記憶手段１５は、命令３のデストネ
ーションレジスタ番号を、デストネーションレジスタ番
号記憶手段１６は命令２のデストネーションレジスタ番
号をそれぞれ保持している。
命令デコード処理が実施されている場合は、デストネー
ションレジスタ番号記憶手段１５は、命令３のデストネ
ーションレジスタ番号を、デストネーションレジスタ番
号記憶手段１６は命令２のデストネーションレジスタ番
号をそれぞれ保持している。
一致検出回路１８は命令４のソースレジスタ番号ＳＲと
命令２のデストネーションレジスタ番号ＤＲ２を比較し
、一致していない事より１′を第３割込許可信号ＡＩ３
として出力する。本実施例では、割込許可信号ＡＩＬ〜
ＡＩ３が全て１′である場合にのみ割込を許可する事か
らＡＮＤゲート２７でＡＮＤを割込許可信号ＡＩを出力
する。
命令２のデストネーションレジスタ番号ＤＲ２を比較し
、一致していない事より１′を第３割込許可信号ＡＩ３
として出力する。本実施例では、割込許可信号ＡＩＬ〜
ＡＩ３が全て１′である場合にのみ割込を許可する事か
らＡＮＤゲート２７でＡＮＤを割込許可信号ＡＩを出力
する。
第４図の割込要求信号ＲＩと割込許可信号ＡＩがＡＮＤ
ゲート７により論理積がとられ、その出力である割込制
御信号ＣＩか第４図のＴのタイミングで出力される。
ゲート７により論理積がとられ、その出力である割込制
御信号ＣＩか第４図のＴのタイミングで出力される。
割込制御信号ＣＩにより、オペランドライト手段５ての
命令２のオペランドライト処理に先行する命令実行手段
１３，１４、オペランドフェッチ手段３、命令デコード
手段２、命令フェッチ手段１での命令３以降のパイプラ
イン処理は全て停止され、命令２のオペランドライト処
理の終了後、割り込み処理が実施される。
命令２のオペランドライト処理に先行する命令実行手段
１３，１４、オペランドフェッチ手段３、命令デコード
手段２、命令フェッチ手段１での命令３以降のパイプラ
イン処理は全て停止され、命令２のオペランドライト処
理の終了後、割り込み処理が実施される。
以上説明したように本発明によれば、パイプライン処理
中に発生する割り込み処理の実施タイミングを制御する
事により、割り込み処理から復帰後のソースオペランド
値の矛盾を回避する事ができるという効果がある。
中に発生する割り込み処理の実施タイミングを制御する
事により、割り込み処理から復帰後のソースオペランド
値の矛盾を回避する事ができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した回路の動作タイムチャート、第３図は本
発明の第二の実施例を示すブロック図、第４図は第３図
で示した回路の動作タイムチャートである。 １・・・命令フェッチ手段、２・・・命令デコード手段
、３・・・オペランドフェッチ手段、４，１３．１４・
・・命令実行手段、５・・・オペランドライト手段、６
・・・データレジスタ、７，２７・・・ＡＮＤゲート、
８．１５．−１６・・・テストネーションレジスタ番号
記憶手段、９，１７．１８・・・−数構出回路、１０．
１１・・・ソースオペランドバス、１２・・・デストネ
ーションオペランドバス、１９．２６・・・１クロック
遅延回路、２０・・・命令バス、２１〜２４・・・デコ
ードバス。
第１図で示した回路の動作タイムチャート、第３図は本
発明の第二の実施例を示すブロック図、第４図は第３図
で示した回路の動作タイムチャートである。 １・・・命令フェッチ手段、２・・・命令デコード手段
、３・・・オペランドフェッチ手段、４，１３．１４・
・・命令実行手段、５・・・オペランドライト手段、６
・・・データレジスタ、７，２７・・・ＡＮＤゲート、
８．１５．−１６・・・テストネーションレジスタ番号
記憶手段、９，１７．１８・・・−数構出回路、１０．
１１・・・ソースオペランドバス、１２・・・デストネ
ーションオペランドバス、１９．２６・・・１クロック
遅延回路、２０・・・命令バス、２１〜２４・・・デコ
ードバス。
Claims (1)
- 【特許請求の範囲】 命令をフェッチする命令フェッチ手段と、 フェッチされた前記命令をデコードしてデコード命令を
出力する命令デコード手段と、 オペランドのデータを格納する第一および第二のデータ
レジスタと、 前記デコード命令が指定する前記第一のデータレジスタ
からソースオペランドをフェッチするオペランドフェッ
チ手段と、 前記ソースオペランドに対し前記デコード命令が指定す
る演算を実行してデストネーションオペランドを得る命
令実行手段と、 前記デストネーションオペランドをフェッチし、前記デ
コード命令が指定する前記第二のデータレジスタに書込
むオペランドライト手段とを有し、 前記命令を予め定めた順序でパイプライン処理するパイ
プライン処理方式のコンピュータの割込制御方式におい
て、 第一の前記命令以降にフェッチされ、前記第一の命令の
前記デストネーションオペランドを前記第二のデータレ
ジスタに書込む前に前記ソースオペランドをフェッチす
る第二の前記命令のデコード期間中前記第二のデータレ
ジスタの番号を保持するデストネーションレジスタ番号
記憶手段と、前記第二のデータレジスタの番号と、前記
命令デコード手段が指定した前記第二の命令の前記ソー
スオペランドをフェッチする前記データレジスタの番号
との一致を検出して一致検出信号を出力する一致検出回
路と、 前記一致検出信号と割込要求信号との論理積を取る論理
積回路とを有することを特徴とする割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916690A JPH04127331A (ja) | 1990-09-19 | 1990-09-19 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916690A JPH04127331A (ja) | 1990-09-19 | 1990-09-19 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127331A true JPH04127331A (ja) | 1992-04-28 |
Family
ID=17188892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24916690A Pending JPH04127331A (ja) | 1990-09-19 | 1990-09-19 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127331A (ja) |
-
1990
- 1990-09-19 JP JP24916690A patent/JPH04127331A/ja active Pending
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