JPH0646874B2 - デイジタル式速度制御装置 - Google Patents
デイジタル式速度制御装置Info
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- JPH0646874B2 JPH0646874B2 JP59215407A JP21540784A JPH0646874B2 JP H0646874 B2 JPH0646874 B2 JP H0646874B2 JP 59215407 A JP59215407 A JP 59215407A JP 21540784 A JP21540784 A JP 21540784A JP H0646874 B2 JPH0646874 B2 JP H0646874B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 8
- 239000000470 constituent Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000001186 cumulative effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Feedback Control In General (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は被制御体の回転速度を制御するディジタル式位
相制御装置に関するものである。
相制御装置に関するものである。
従来例の構成とその問題点 第１図はディジタル式速度制御装置の従来例であり、１
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段である。
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段である。
被制御体１の回転数すなわち回転速度はＦＧ２により速
度に比例した周波数の信号（ＦＧ信号）ＳＦＧとして検
出する。ＦＧ信号ＳＦＧはディジタル速度比較手段３に
入力し、クロックパルスＣＫ１によりその周波数をディ
ジタル的に弁別（速度比較）してディジタル速度誤差情
報Ｄ１を検出する。速度誤差情報Ｄ１はディジタルフィ
ルタ４でディジタル的な処理をして駆動手段５に導び
き、駆動手段５により被制御体１の回転速度を制御する
ことによりディジタル式速度制御装置を具現している。
度に比例した周波数の信号（ＦＧ信号）ＳＦＧとして検
出する。ＦＧ信号ＳＦＧはディジタル速度比較手段３に
入力し、クロックパルスＣＫ１によりその周波数をディ
ジタル的に弁別（速度比較）してディジタル速度誤差情
報Ｄ１を検出する。速度誤差情報Ｄ１はディジタルフィ
ルタ４でディジタル的な処理をして駆動手段５に導び
き、駆動手段５により被制御体１の回転速度を制御する
ことによりディジタル式速度制御装置を具現している。
まず、速度比較手段３の動作を第２図に例示する波形図
により説明する。
により説明する。
速度比較手段３にはＦＧ信号ＳＦＧとクロックパルスCK
1とを入力し、タイミング的に先行したラッチパルスＳ
ＬＡと後行したプリセットパルスSPRとを作成する。通
常、速度比較手段３はＭビットの２進カウンタで構成
し、その下位Ｎビットから速度誤差情報Ｄ１を得る構成
としている。すなわち、プリセットパルスSPRにより台
形波STZを作成し、ラッチパルスSLAによりラッチして速
度誤差情報Ｄ１を得る。なお、台形波ＳＴＺは速度比較
手段３のディジタル的な動作をアナログ表示したもので
ある。Ｔｉは速度比較の基準周期、TFGはＦＧ信号SFGの
周期を示す。
1とを入力し、タイミング的に先行したラッチパルスＳ
ＬＡと後行したプリセットパルスSPRとを作成する。通
常、速度比較手段３はＭビットの２進カウンタで構成
し、その下位Ｎビットから速度誤差情報Ｄ１を得る構成
としている。すなわち、プリセットパルスSPRにより台
形波STZを作成し、ラッチパルスSLAによりラッチして速
度誤差情報Ｄ１を得る。なお、台形波ＳＴＺは速度比較
手段３のディジタル的な動作をアナログ表示したもので
ある。Ｔｉは速度比較の基準周期、TFGはＦＧ信号SFGの
周期を示す。
ＡはTFG＞Tiで回転速度が基準速度より遅い状態、ＢはT
FG＝Tiで等しい状態、Ｃは速い状態であり、状態Ａでは
台形波STZの最小値（“Ｌ”レベル）を、状態Ｂでは中
心値（傾斜の中央部）を、状態Ｃでは最大値（“Ｈ”レ
ベル）をそれぞれラッチ（サンプリング）し、状態Ａで
は加速，状態Ｃでは減速がなされ状態Ｂで安定するよう
に制御される。
FG＝Tiで等しい状態、Ｃは速い状態であり、状態Ａでは
台形波STZの最小値（“Ｌ”レベル）を、状態Ｂでは中
心値（傾斜の中央部）を、状態Ｃでは最大値（“Ｈ”レ
ベル）をそれぞれラッチ（サンプリング）し、状態Ａで
は加速，状態Ｃでは減速がなされ状態Ｂで安定するよう
に制御される。
次に、ディジタルフィルタ４の１例を説明する。第１図
に示すディジタルフィルタは、分周手段とアップダウン
カウンタ（Ｕ／Ｄカウンタ）を基本構成要素とするＵ／
Ｄカウンタ式ディジタルフィルタであるが、加算手段と
記憶手段を基本構成要素とする累積加算式ディジタルフ
ィルタでもよい。
に示すディジタルフィルタは、分周手段とアップダウン
カウンタ（Ｕ／Ｄカウンタ）を基本構成要素とするＵ／
Ｄカウンタ式ディジタルフィルタであるが、加算手段と
記憶手段を基本構成要素とする累積加算式ディジタルフ
ィルタでもよい。
ディジタルフィルタ４の構成要素は、分周手段4A、Ｕ／
Ｄカウンタ4Cがメインであり、他に大小判別手段4B、乗
算手段4D、加算手段4Eを目的に応じて用いることができ
る。分周手段4Aは速度比較手段３の出力Ｄ１を入力と
し、基準ディジタル信号Ｄ０との差の絶対値｜D1-D0｜
に比例した周波数にクロックパルスCK2を分周し、分周
出力Ｓ１をＵ／Ｄカウンタ４Ｃのクロック入力とする。
大小判別手段４Ｂには速度比較手段の出力Ｄ１と基準デ
ィジタル信号Ｄ０を入力して大小判別し、判別出力Ｓ２
をＵ／Ｄカウンタ４Ｃのアップダウン切換入力とする。
これにより、Ｕ／Ｄカウンタ４Ｃは出力Ｄ１が基準値Ｄ
０に比べて大か小かでアップかダウンかの切換えを行な
い、かつ差の絶対値｜D1-D0｜に比例したクロックをカ
ウントする。この動作はＤ０を基準にしたD1の積分であ
り、Ｕ／Ｄカウンタ４Ｃから積分出力Ｄ２が得られる。
なお、基準値Ｄ０を特定値に設定すれば大小判別手段４
Ｂは不要にできる。例えば、基準値Ｄ０を出力Ｄ１の中
心値１００……０（または０１１……１）に設定すれ
ば、出力Ｄ１の最上位ビットを大小判別信号として用い
ることができる。また、乗算手段４Ｄ、加算手段４Ｅは
比例要素を付加するためのものである。即ち、乗算手段
４Ｄに於いて出力Ｄ１に係数Ｋ（１を含む実数）を乗
じ、加算手段４Ｅにおいて積分出力Ｄ２と乗算出力Ｄ３
とを加算する。しかるに、加算出力Ｄ４は比例積分出力
となる。ここで、Ｄ２がＤ１と逆極性の場合はＤ３をＤ
１と逆極性とするか、加算手段４Ｅを減算手段とするか
の必要がある。
Ｄカウンタ4Cがメインであり、他に大小判別手段4B、乗
算手段4D、加算手段4Eを目的に応じて用いることができ
る。分周手段4Aは速度比較手段３の出力Ｄ１を入力と
し、基準ディジタル信号Ｄ０との差の絶対値｜D1-D0｜
に比例した周波数にクロックパルスCK2を分周し、分周
出力Ｓ１をＵ／Ｄカウンタ４Ｃのクロック入力とする。
大小判別手段４Ｂには速度比較手段の出力Ｄ１と基準デ
ィジタル信号Ｄ０を入力して大小判別し、判別出力Ｓ２
をＵ／Ｄカウンタ４Ｃのアップダウン切換入力とする。
これにより、Ｕ／Ｄカウンタ４Ｃは出力Ｄ１が基準値Ｄ
０に比べて大か小かでアップかダウンかの切換えを行な
い、かつ差の絶対値｜D1-D0｜に比例したクロックをカ
ウントする。この動作はＤ０を基準にしたD1の積分であ
り、Ｕ／Ｄカウンタ４Ｃから積分出力Ｄ２が得られる。
なお、基準値Ｄ０を特定値に設定すれば大小判別手段４
Ｂは不要にできる。例えば、基準値Ｄ０を出力Ｄ１の中
心値１００……０（または０１１……１）に設定すれ
ば、出力Ｄ１の最上位ビットを大小判別信号として用い
ることができる。また、乗算手段４Ｄ、加算手段４Ｅは
比例要素を付加するためのものである。即ち、乗算手段
４Ｄに於いて出力Ｄ１に係数Ｋ（１を含む実数）を乗
じ、加算手段４Ｅにおいて積分出力Ｄ２と乗算出力Ｄ３
とを加算する。しかるに、加算出力Ｄ４は比例積分出力
となる。ここで、Ｄ２がＤ１と逆極性の場合はＤ３をＤ
１と逆極性とするか、加算手段４Ｅを減算手段とするか
の必要がある。
上記説明で明らかなように、ディジタルフィルタ４を積
分回路として用いる場合は積分出力Ｄ２だけを得て駆動
手段５に導びく構成とし、比例積分回路として用いる場
合は比例積分出力Ｄ４を得て駆動手段５に導びく構成と
すればよい。
分回路として用いる場合は積分出力Ｄ２だけを得て駆動
手段５に導びく構成とし、比例積分回路として用いる場
合は比例積分出力Ｄ４を得て駆動手段５に導びく構成と
すればよい。
ところで、係るＵ／Ｄカウンタ式ディジタルフィルタを
用いたときの出力D2,D4は必ずしも特定されず、被制御
体１の速度引込み（低速または高速状態から定常状態へ
の移行）がスムーズかつスピーディになされない。これ
は、Ｕ／Ｄカウンタ４Ｃの初期状態に起因する。例え
ば、起動状態で出力Ｄ１が最小値（全ビット“０”）の
とき出力Ｄ２が最小値または近傍の値であれば、被制御
体１のスムーズな起動が可能である。しかし、出力Ｄ２
がある値以上最大値（全ビット“１”）の範囲にあると
スムーズな起動ができない。この場合はＵ／Ｄカウンタ
４Ｃのダウンカウントを持って起動がなされる。さら
に、起動がなされて被制御体１の速度が速度比較手段３
の比較範囲内（台形波STZの傾斜期間）に入ると出力Ｄ
１は最小値から中間値へと変化するが、このとき出力Ｄ
２は最小値近傍となっており定常状態へ即移行すること
ができず、ここでもＵ／Ｄカウンタ４Ｃのアップカウン
トを待たねばならない。そして、何回かアップ，ダウン
を繰返した後に定常状態へと移行する。この動作は起動
時のみならず速度切換え等で低速または高速から定常状
態に移行する場合も同様である。このように、単にディ
ジタルフィルタを用いたのでは起動時または速度切換え
時等で速度引込みに多くの時間を要することになる。こ
の問題点は、Ｕ／Ｄカウンタ式ディジタルフィルタに限
らず、累積加算式ディジタルフィルタの場合にも記憶手
段に起因して同様に起る。
用いたときの出力D2,D4は必ずしも特定されず、被制御
体１の速度引込み（低速または高速状態から定常状態へ
の移行）がスムーズかつスピーディになされない。これ
は、Ｕ／Ｄカウンタ４Ｃの初期状態に起因する。例え
ば、起動状態で出力Ｄ１が最小値（全ビット“０”）の
とき出力Ｄ２が最小値または近傍の値であれば、被制御
体１のスムーズな起動が可能である。しかし、出力Ｄ２
がある値以上最大値（全ビット“１”）の範囲にあると
スムーズな起動ができない。この場合はＵ／Ｄカウンタ
４Ｃのダウンカウントを持って起動がなされる。さら
に、起動がなされて被制御体１の速度が速度比較手段３
の比較範囲内（台形波STZの傾斜期間）に入ると出力Ｄ
１は最小値から中間値へと変化するが、このとき出力Ｄ
２は最小値近傍となっており定常状態へ即移行すること
ができず、ここでもＵ／Ｄカウンタ４Ｃのアップカウン
トを待たねばならない。そして、何回かアップ，ダウン
を繰返した後に定常状態へと移行する。この動作は起動
時のみならず速度切換え等で低速または高速から定常状
態に移行する場合も同様である。このように、単にディ
ジタルフィルタを用いたのでは起動時または速度切換え
時等で速度引込みに多くの時間を要することになる。こ
の問題点は、Ｕ／Ｄカウンタ式ディジタルフィルタに限
らず、累積加算式ディジタルフィルタの場合にも記憶手
段に起因して同様に起る。
発明の目的 本発明は上記従来例の問題点を解消するものであり、起
動時または速度切換え時等での速度引込み時間を短縮し
たディジタル式速度制御装置を提供することを目的とす
るものである。
動時または速度切換え時等での速度引込み時間を短縮し
たディジタル式速度制御装置を提供することを目的とす
るものである。
発明の構成 本発明は、ディジタル式速度制御装置を構成するディジ
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とし、起動時または速度切換え時等での速
度引込み時間を短縮するものである。
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とし、起動時または速度切換え時等での速
度引込み時間を短縮するものである。
実施例の説明 以下実施例により本発明の構成，動作を説明する。
第３図は本発明の一実施例を示すディジタル式速度制御
装置の電気的ブロック図である。
装置の電気的ブロック図である。
第３図に於いて、６は速度比較手段３の速度比較の状態
を検出する状態検出手段であり、この状態検出手段６の
検出出力Ｓ３によりＵ／Ｄカウンタ４Ｃを制御する構成
とした点が第１図従来例との差異である。以下に本発明
のポイントを説明する。
を検出する状態検出手段であり、この状態検出手段６の
検出出力Ｓ３によりＵ／Ｄカウンタ４Ｃを制御する構成
とした点が第１図従来例との差異である。以下に本発明
のポイントを説明する。
通常、速度比較手段３は第２図に示す動作をし、台形波
ＳＴＺを形成するのに第４図に示す信号SNH，SNLを作成
して用いている。これは、速度比較手段３を形成するＭ
ビットの２進カウンタから下位Ｎビット出力を計数終了
前の１サイクルのみ取出すために必要な信号である。Ｓ
ＮＨは台形波STZの“Ｈ”レベル期間イ（第１の状態）
を設定するための信号、SNLは“Ｌ”レベル期間ハ（第
３の状態）を設定するための信号であり、この２信号に
より速度比較誤差を検出できる速度比較期間ロ（第２の
状態）を設定している。
ＳＴＺを形成するのに第４図に示す信号SNH，SNLを作成
して用いている。これは、速度比較手段３を形成するＭ
ビットの２進カウンタから下位Ｎビット出力を計数終了
前の１サイクルのみ取出すために必要な信号である。Ｓ
ＮＨは台形波STZの“Ｈ”レベル期間イ（第１の状態）
を設定するための信号、SNLは“Ｌ”レベル期間ハ（第
３の状態）を設定するための信号であり、この２信号に
より速度比較誤差を検出できる速度比較期間ロ（第２の
状態）を設定している。
第５図は状態検出手段６の具体回路例であり、速度比較
手段３の出力SNH,SNLからＵ／Ｄカウンタ４Ｃを制御す
るための信号Ｓ３を作成する。第６図は第５図の動作波
形であり、Ａは起動（加速）時の動作、Ｂは減速時の動
作を示す。
手段３の出力SNH,SNLからＵ／Ｄカウンタ４Ｃを制御す
るための信号Ｓ３を作成する。第６図は第５図の動作波
形であり、Ａは起動（加速）時の動作、Ｂは減速時の動
作を示す。
第５図に於いて、７は第１シフトレジスタ、８は第２シ
フトレジスタであり、7A,7B,8A,8BはＤフリップフロッ
プ（ＤＦＦ）、７Ｃは２入力ＮＡＮＤゲート（２ＮＡＮ
Ｄ）、8C,8Dは２入力ＮＯＲゲート（２ＮＯＲ）であ
る。信号SNH,SNLはそれぞれ第１シフトレジスタ７のＤ
ＦＦ7A,7BのＤ入力とし、ラッチパルスSLAによりラッチ
する。ＤＦＦ7AのＱ出力は信号SH(H)として出力し、Ｄ
ＦＦ7BのＱ出力は２ＮＡＮＤ7Cにて信号SNLとのＮＡＮ
Ｄをとり信号RE(L)として出力する。次に、信号SE(H),R
E(L)はそれぞれ第２シフトレジスタ８のDFF8A,8BのＤ入
力とし、ラッチパルスSLAまたはプリセットパルスSPRに
よりラッチする。２ＮＯＲ8CにてＤＦＦ8AのＯ出力と信
号SE(H)とのＮＯＲをとり信号RE(H)を出力し、２ＮＯＲ
8DにてＤＦＦ8BのＯ出力と信号ＲＥ(L)とのＮＯＲをと
り信号ＳＥ(L)を出力する。これら４種類の信号SE(H),R
E(L),RE(H),SE(L)が状態検出手段６の検出出力Ｓ３であ
り、必要に応じてＵ／Ｄカウンタ４Ｃの制御に用いる。
フトレジスタであり、7A,7B,8A,8BはＤフリップフロッ
プ（ＤＦＦ）、７Ｃは２入力ＮＡＮＤゲート（２ＮＡＮ
Ｄ）、8C,8Dは２入力ＮＯＲゲート（２ＮＯＲ）であ
る。信号SNH,SNLはそれぞれ第１シフトレジスタ７のＤ
ＦＦ7A,7BのＤ入力とし、ラッチパルスSLAによりラッチ
する。ＤＦＦ7AのＱ出力は信号SH(H)として出力し、Ｄ
ＦＦ7BのＱ出力は２ＮＡＮＤ7Cにて信号SNLとのＮＡＮ
Ｄをとり信号RE(L)として出力する。次に、信号SE(H),R
E(L)はそれぞれ第２シフトレジスタ８のDFF8A,8BのＤ入
力とし、ラッチパルスSLAまたはプリセットパルスSPRに
よりラッチする。２ＮＯＲ8CにてＤＦＦ8AのＯ出力と信
号SE(H)とのＮＯＲをとり信号RE(H)を出力し、２ＮＯＲ
8DにてＤＦＦ8BのＯ出力と信号ＲＥ(L)とのＮＯＲをと
り信号ＳＥ(L)を出力する。これら４種類の信号SE(H),R
E(L),RE(H),SE(L)が状態検出手段６の検出出力Ｓ３であ
り、必要に応じてＵ／Ｄカウンタ４Ｃの制御に用いる。
なお、第１シフトレジスタ７のＤＦＦ7Bと２ＮＡＮＤ7C
は通常速度比較手段３の具備する起動指令機能であり、
必ずしも状態検出手段６で新たに設ける必要はない。
は通常速度比較手段３の具備する起動指令機能であり、
必ずしも状態検出手段６で新たに設ける必要はない。
第７図はＵ／Ｄカウンタ４Ｃを制御する構成を示す具体
回路例である。Ａは起動（加速）から定常状態に移行す
る場合のみ制御する構成、Ｂは起動（加速）および減速
から定常状態に移行する場合に制御する構成を示す。
回路例である。Ａは起動（加速）から定常状態に移行す
る場合のみ制御する構成、Ｂは起動（加速）および減速
から定常状態に移行する場合に制御する構成を示す。
第７図Ａにおいて、Ｕ／Ｄカウンタ４Ｃを形成するフリ
ップフロップＦＦ１〜ＦＦ８は全てリセット入力端子Ｒ
を備えており、最大位ビットのＦＦ８のみセット入力端
子Ｓも備えている。リセット入力Ｒには信号SE(L)を入
力し、セット入力Ｓには信号SE(L)を入力している。こ
のようにすれば、起動時の加速期間ハでは信号RE(L)に
よりＵ／Ｄカウンタ４Ｃを全ビットリセットして出力Ｄ
２を最小値（全ビット“０”）に制御することができ、
速度比較手段３の出力Ｄ１と同じ起動指令を発すること
ができる。また、速度比較期間ロに入ったらリセット動
作を解除すると共に、信号SE(L)により最上位のＦＦ８
のみ瞬間セットして出力Ｄ２を中心値に制御する。以上
の如くＵ／Ｄカウンタ４Ｃを制御すれば、起動時の加速
期間ハでは加速指令（最小値）を出し続け、速度比較期
間ロに入ったら出力Ｄ２を即定常状態に最も近い値（中
心値）に制御することができ、スムーズかつスピーディ
な速度引込みが可能である。
ップフロップＦＦ１〜ＦＦ８は全てリセット入力端子Ｒ
を備えており、最大位ビットのＦＦ８のみセット入力端
子Ｓも備えている。リセット入力Ｒには信号SE(L)を入
力し、セット入力Ｓには信号SE(L)を入力している。こ
のようにすれば、起動時の加速期間ハでは信号RE(L)に
よりＵ／Ｄカウンタ４Ｃを全ビットリセットして出力Ｄ
２を最小値（全ビット“０”）に制御することができ、
速度比較手段３の出力Ｄ１と同じ起動指令を発すること
ができる。また、速度比較期間ロに入ったらリセット動
作を解除すると共に、信号SE(L)により最上位のＦＦ８
のみ瞬間セットして出力Ｄ２を中心値に制御する。以上
の如くＵ／Ｄカウンタ４Ｃを制御すれば、起動時の加速
期間ハでは加速指令（最小値）を出し続け、速度比較期
間ロに入ったら出力Ｄ２を即定常状態に最も近い値（中
心値）に制御することができ、スムーズかつスピーディ
な速度引込みが可能である。
第７図Ｂは、被制御体１の回転速度を高速から低速に切
換える場合等、減速期間イを経由して速度比較期間ロに
入る場合に於いても同様の操作を施したものである。こ
の場合、ＦＦ１〜ＦＦ８には全てリセット入力端子Ｒと
セット入力端子Ｓとを備えたフリップフロップを用い、
信号RE(L)とRE(H)とのＯＲをとる２ＯＲ９、信号SE(L)
とSE(H)とのＯＲをとる２ＯＲ１０で構成する。なお、
信号RE(L),SE(L)による制御動作は第７図Ａと同様であ
るから説明を省く。速度比較手段３の出力Ｄ１は、減速
期間イにあっては最大値（全ビット“１”）となるか
ら、信号SE(H)によりＦＦ１〜ＦＦ８を全ビットセット
し、最大値に制御する。また、速度比較期間ロに入った
ら信号RE(H)により最上位ビットＦＦ８を除く下位ビッ
ト全てＦＦ１〜ＦＦ７を瞬間リセットし、中心値に制御
する。このようにすれば、減速から定常状態への移行も
スムーズかつスピーディに行なうことができ、速度引込
みの短縮が可能である。
換える場合等、減速期間イを経由して速度比較期間ロに
入る場合に於いても同様の操作を施したものである。こ
の場合、ＦＦ１〜ＦＦ８には全てリセット入力端子Ｒと
セット入力端子Ｓとを備えたフリップフロップを用い、
信号RE(L)とRE(H)とのＯＲをとる２ＯＲ９、信号SE(L)
とSE(H)とのＯＲをとる２ＯＲ１０で構成する。なお、
信号RE(L),SE(L)による制御動作は第７図Ａと同様であ
るから説明を省く。速度比較手段３の出力Ｄ１は、減速
期間イにあっては最大値（全ビット“１”）となるか
ら、信号SE(H)によりＦＦ１〜ＦＦ８を全ビットセット
し、最大値に制御する。また、速度比較期間ロに入った
ら信号RE(H)により最上位ビットＦＦ８を除く下位ビッ
ト全てＦＦ１〜ＦＦ７を瞬間リセットし、中心値に制御
する。このようにすれば、減速から定常状態への移行も
スムーズかつスピーディに行なうことができ、速度引込
みの短縮が可能である。
以上説明した本発明の一実施例は、状態検出手段６及び
Ｕ／Ｄカウンタ４Ｃの構成が多少複雑となるのは否定で
きない。
Ｕ／Ｄカウンタ４Ｃの構成が多少複雑となるのは否定で
きない。
第８図は本発明の他実施例を示し、その主眼とするとこ
ろは状態検出手段６及びＵ／Ｄカウンタ４Ｃの簡素化に
ある。第５図の本発明実施例との差異は、Ｕ／Ｄカウン
タ４Ｃの出力部に出力ゲート手段１１を設けた点であ
り、出力ゲート手段１１の出力Ｄ′２を加算手段４Ｅの
入力とする。なお、出力ゲート手段１１は状態検出手段
６の出力Ｓ３にてＵ／Ｄカウンタ４Ｃ同様制御する。ま
た、出力ゲート手段１１は加算手段４Ｅの出力Ｄ４をゲ
ートして出力する構成としてもよい。
ろは状態検出手段６及びＵ／Ｄカウンタ４Ｃの簡素化に
ある。第５図の本発明実施例との差異は、Ｕ／Ｄカウン
タ４Ｃの出力部に出力ゲート手段１１を設けた点であ
り、出力ゲート手段１１の出力Ｄ′２を加算手段４Ｅの
入力とする。なお、出力ゲート手段１１は状態検出手段
６の出力Ｓ３にてＵ／Ｄカウンタ４Ｃ同様制御する。ま
た、出力ゲート手段１１は加算手段４Ｅの出力Ｄ４をゲ
ートして出力する構成としてもよい。
第９図は、Ｕ／Ｄカウンタ４Ｃと出力ゲート手段１１の
具体回路例である。
具体回路例である。
第９図Ａ，Ｂはそれぞれ第７図Ａ，Ｂに対応しており、
Ｕ／Ｄカウンタ４Ｃを形成する最上位ビットＦＦ８のみ
セット入力端子Ｓを備え、他の下位ビットＦＦ１〜ＦＦ
７はリセット入力端子のみを備えている。第９図Ａのイ
ンバータ１２は信号RE(L)を反転するものであり、出力
ゲート手段１１中の2AND１１Ａの入力とし、ＦＦ８の出
力を制御する。なお、下位ビットＦＦ１〜ＦＦ８の出力
は出力ゲート手段１１をゲートなしで通過させる。係る
構成に於いて、起動時の加速期間ハでは信号RE(L)によ
りＵ／Ｄカウンタ４Ｃを中心値に制御すると共にＦＦ８
の出力を禁止して、出力ゲート手段１１の出力Ｄ′２を
最小値（全ビット“０”）に制御する。そして、速度比
較期間ロに入ったらこの制御動作を解除し、出力Ｄ′２
がＤ２になるようにしている。
Ｕ／Ｄカウンタ４Ｃを形成する最上位ビットＦＦ８のみ
セット入力端子Ｓを備え、他の下位ビットＦＦ１〜ＦＦ
７はリセット入力端子のみを備えている。第９図Ａのイ
ンバータ１２は信号RE(L)を反転するものであり、出力
ゲート手段１１中の2AND１１Ａの入力とし、ＦＦ８の出
力を制御する。なお、下位ビットＦＦ１〜ＦＦ８の出力
は出力ゲート手段１１をゲートなしで通過させる。係る
構成に於いて、起動時の加速期間ハでは信号RE(L)によ
りＵ／Ｄカウンタ４Ｃを中心値に制御すると共にＦＦ８
の出力を禁止して、出力ゲート手段１１の出力Ｄ′２を
最小値（全ビット“０”）に制御する。そして、速度比
較期間ロに入ったらこの制御動作を解除し、出力Ｄ′２
がＤ２になるようにしている。
また、第９図Ｂの２ＯＲ１３は信号SE(H)とRE(L)とのＯ
Ｒをとるゲートであり、出力ゲート手段１１の下位ビッ
トには１１Ｂ〜１１Ｈの２ＯＲゲートを設け、信号SE
(H)により下位ビットＦＦ１〜ＦＦ７の出力を制御する
構成としている。係る構成に於いて、減速期間イでは信
号SE(H)によりＵ／Ｄカウンタ４Ｃを中心値に制御する
と共に下位ビットＦＦ１〜ＦＦ７の出力を禁止して、出
力ゲート手段１１の出力Ｄ′２を最大値（全ビット
“１”）に制御する。（なお、2AND11Aは開かれてい
る。）そして、速度比較期間ロに入ったら信号SE(H)に
よる制御を解除し、出力Ｄ′２がＤ２となるようにして
いる。
Ｒをとるゲートであり、出力ゲート手段１１の下位ビッ
トには１１Ｂ〜１１Ｈの２ＯＲゲートを設け、信号SE
(H)により下位ビットＦＦ１〜ＦＦ７の出力を制御する
構成としている。係る構成に於いて、減速期間イでは信
号SE(H)によりＵ／Ｄカウンタ４Ｃを中心値に制御する
と共に下位ビットＦＦ１〜ＦＦ７の出力を禁止して、出
力ゲート手段１１の出力Ｄ′２を最大値（全ビット
“１”）に制御する。（なお、2AND11Aは開かれてい
る。）そして、速度比較期間ロに入ったら信号SE(H)に
よる制御を解除し、出力Ｄ′２がＤ２となるようにして
いる。
以上説明した第９図Ａ，Ｂの構成であれば、第５図に示
す状態検出手段６の第２シフトレジスタを不要にでき、
Ｕ／Ｄカウンタ４Ｃと共に簡素化が計れる。
す状態検出手段６の第２シフトレジスタを不要にでき、
Ｕ／Ｄカウンタ４Ｃと共に簡素化が計れる。
なお、上記説明は１動作例に過ぎず、本発明の思想を逸
脱しない範囲において種々の構成が可能なことは言うま
でもない。また、本発明は分周手段とＵ／Ｄカウンタを
基本構成要素とするディジタルフィルタを用いるディジ
タル式速度制御装置に限定されるものではなく、公知の
累積加算式ディジタルフィルタを用いる場合にも適用で
きる。一般に累積加算式ディジタルフィルタは第１０図
に示すように加算手段１４と記憶手段１５を基本構成要
素とし、入力ディジタル信号たる速度比較手段３の出力
Ｄ１を加算手段１４の１入力とし、加算手段１４の出力
Ｄ２を速度比較手段の検出タイミング信号（例えばラッ
チパルスSLA）で記憶手段１５に記憶させると共に記憶
手段１５の出力を加算手段１４の他入力とする。この積
分要素に比例要素を追加する場合は、乗算手段１６、第
２の加算手段１７を追加する。第１０図に示すディジタ
ルフィルタの場合も状態検出手段６の出力Ｓ３により記
憶手段１５を制御することで本発明の目的が達成でき、
第８図と同様に出力ゲート手段１８，１９，２０（破線
で示す）の何れかを用いて状態検出手段６の出力Ｓ３に
より制御する構成も可能である。
脱しない範囲において種々の構成が可能なことは言うま
でもない。また、本発明は分周手段とＵ／Ｄカウンタを
基本構成要素とするディジタルフィルタを用いるディジ
タル式速度制御装置に限定されるものではなく、公知の
累積加算式ディジタルフィルタを用いる場合にも適用で
きる。一般に累積加算式ディジタルフィルタは第１０図
に示すように加算手段１４と記憶手段１５を基本構成要
素とし、入力ディジタル信号たる速度比較手段３の出力
Ｄ１を加算手段１４の１入力とし、加算手段１４の出力
Ｄ２を速度比較手段の検出タイミング信号（例えばラッ
チパルスSLA）で記憶手段１５に記憶させると共に記憶
手段１５の出力を加算手段１４の他入力とする。この積
分要素に比例要素を追加する場合は、乗算手段１６、第
２の加算手段１７を追加する。第１０図に示すディジタ
ルフィルタの場合も状態検出手段６の出力Ｓ３により記
憶手段１５を制御することで本発明の目的が達成でき、
第８図と同様に出力ゲート手段１８，１９，２０（破線
で示す）の何れかを用いて状態検出手段６の出力Ｓ３に
より制御する構成も可能である。
発明の効果 本発明は、分周手段、Ｕ／Ｄカウンタを基本構成要素と
するディジタルフィルタまたは加算手段、記憶手段を基
本構成要素とするディジタルフィルタを用いるディジタ
ル式速度制御装置に於いて、速度比較手段の動作状態を
検出し、その検出出力によりＵ／Ｄカウンタまたは記憶
手段を制御する構成としたため、起動時の速度引込みを
スムーズかつスピーディに行なうことができ、その実用
的効果は大である。
するディジタルフィルタまたは加算手段、記憶手段を基
本構成要素とするディジタルフィルタを用いるディジタ
ル式速度制御装置に於いて、速度比較手段の動作状態を
検出し、その検出出力によりＵ／Ｄカウンタまたは記憶
手段を制御する構成としたため、起動時の速度引込みを
スムーズかつスピーディに行なうことができ、その実用
的効果は大である。
第１図はディジタル式速度制御装置の従来例を示す電気
的ブロック図、第２図は速度比較手段の動作波形図、第
３図は本発明のディジタル式速度制御装置の一実施例を
示す電気的ブロック図、第４図は速度比較手段の動作波
形図、第５図は本発明の一実施例における状態検出手段
の具体回路図、第６図は第５図の動作波形図、第７図は
アップダウンカウンタの制御方法を示す具体回路図、第
８図は本発明のディジタル式速度制御装置の他実施例を
示す電気的ブロック図、第９図はアップダウンカウンタ
の制御方法及び出力ゲート手段の構成を示す具体回路
図、第１０図は累積加算式ディジタルフィルタの本発明
への適用例を説明するための電気的ブロック図である。 ３……速度比較手段、４……ディジタルフィルタ、４Ａ
……分周手段、４Ｂ……大小判別手段、４Ｃ……アップ
ダウンカウンタ、４Ｄ……乗算手段、４Ｅ……加算手
段、５……駆動手段、６……状態検出手段、１１……出
力ゲート手段、１４，１７……加算手段、１５……記憶
手段、１６……乗算手段、１８，１９，２０……出力ゲ
ート手段。
的ブロック図、第２図は速度比較手段の動作波形図、第
３図は本発明のディジタル式速度制御装置の一実施例を
示す電気的ブロック図、第４図は速度比較手段の動作波
形図、第５図は本発明の一実施例における状態検出手段
の具体回路図、第６図は第５図の動作波形図、第７図は
アップダウンカウンタの制御方法を示す具体回路図、第
８図は本発明のディジタル式速度制御装置の他実施例を
示す電気的ブロック図、第９図はアップダウンカウンタ
の制御方法及び出力ゲート手段の構成を示す具体回路
図、第１０図は累積加算式ディジタルフィルタの本発明
への適用例を説明するための電気的ブロック図である。 ３……速度比較手段、４……ディジタルフィルタ、４Ａ
……分周手段、４Ｂ……大小判別手段、４Ｃ……アップ
ダウンカウンタ、４Ｄ……乗算手段、４Ｅ……加算手
段、５……駆動手段、６……状態検出手段、１１……出
力ゲート手段、１４，１７……加算手段、１５……記憶
手段、１６……乗算手段、１８，１９，２０……出力ゲ
ート手段。
Claims (1)
- 【請求項１】被制御体から検出した回転周波数信号を周
波数弁別することにより速度誤差情報をディジタル量と
して検出する速度比較手段と、 前記速度比較手段の出力をフィルタリングするディジタ
ルフィルタと、 前記ディジタルフィルタの出力に応じて前記被制御体の
回転速度を制御する駆動手段と、 前記被制御体の回転速度が高く前記速度比較手段の比較
領域外にある第１の状態と、前記被制御体の回転速度が
前記速度比較手段の比較領域内にある第２の状態と、前
記被制御体の回転速度が低く前記速度比較手段の比較領
域外にある第３の状態とを検出し、前記第１の状態のと
きは前記ディジタルフィルタを出力が最大値（または最
小値）となるように制御し、前記第３の状態のときは前
記ディジタルフィルタを出力が最小値（または最大値）
となるように制御し、さらに、前記第２の状態に入った
直後に前記ディジタルフィルタを出力が中心値となるよ
うに初期設定する状態検出手段と、 を備えたディジタル式速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215407A JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215407A JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194116A JPS6194116A (ja) | 1986-05-13 |
| JPH0646874B2 true JPH0646874B2 (ja) | 1994-06-15 |
Family
ID=16671811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215407A Expired - Lifetime JPH0646874B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646874B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193385B2 (en) | 2005-04-26 | 2007-03-20 | Illinois Institute Of Technology | Digital control of motor drives |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192480A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
-
1984
- 1984-10-15 JP JP59215407A patent/JPH0646874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194116A (ja) | 1986-05-13 |
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