JPH0646873B2 - デイジタル式位相制御装置 - Google Patents
デイジタル式位相制御装置Info
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- JPH0646873B2 JPH0646873B2 JP59215403A JP21540384A JPH0646873B2 JP H0646873 B2 JPH0646873 B2 JP H0646873B2 JP 59215403 A JP59215403 A JP 59215403A JP 21540384 A JP21540384 A JP 21540384A JP H0646873 B2 JPH0646873 B2 JP H0646873B2
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- 230000001186 cumulative effect Effects 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は被制御体の回転位相を制御するディジタル式位
相制御装置に関するものである。
相制御装置に関するものである。
従来例の構成とその問題点 第１図はディジタル式位相制御装置の従来例であり、１
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段、６は回転位置検出器（以下ＰＧと記す）、７は
ディジタル位相比較手段、８はディジタルフィルタであ
る。
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段、６は回転位置検出器（以下ＰＧと記す）、７は
ディジタル位相比較手段、８はディジタルフィルタであ
る。
被制御体１の回転数すなわち回転速度はＦＧ２により速
度に比例した周波数の信号（ＦＧ信号）ＳＦＧとして検
出し、回転位相を表わす信号（ＰＧ信号）ＳＰＧをＰＧ
６により検出する。ＦＧ信号ＳＦＧは速度比較手段３に
入力し、クロックパルスＣＫ１によりその周波数をディ
ジタル的に弁別（速度比較）してディジタル速度誤差情
報ＤＳ１を検出する。速度誤差情報ＤＳ１はディジタル
フィルタ４でディジタル的な処理をしてそのディジタル
出力ＤＳ２を駆動手段５に導びき、被制御体１の回転速
度を制御する。一方、ＰＧ信号ＳＰＧ外部基準信号Ｓ
ＲＦと共に位相比較手段７に入力し、クロツクパルスＣ
Ｋ２により２信号の位相差をディジタル的に弁別（位相
比較）してディジタル位相誤差情報ＤＰ１を検出する。
位相誤差情報ＤＰ１はディジタルフィルタ８でディジタ
ル的な処理をしてそのディジタル出力ＤＰ２を速度比較
手段３に導びき、被制御体１の回転位相を制御する。以
上により被制御体１の回転位相（信号ＳＰＧ）を基準位
相（信号ＳＲＦ）に同期させるディジタル式位相制御装
置を具現している。
度に比例した周波数の信号（ＦＧ信号）ＳＦＧとして検
出し、回転位相を表わす信号（ＰＧ信号）ＳＰＧをＰＧ
６により検出する。ＦＧ信号ＳＦＧは速度比較手段３に
入力し、クロックパルスＣＫ１によりその周波数をディ
ジタル的に弁別（速度比較）してディジタル速度誤差情
報ＤＳ１を検出する。速度誤差情報ＤＳ１はディジタル
フィルタ４でディジタル的な処理をしてそのディジタル
出力ＤＳ２を駆動手段５に導びき、被制御体１の回転速
度を制御する。一方、ＰＧ信号ＳＰＧ外部基準信号Ｓ
ＲＦと共に位相比較手段７に入力し、クロツクパルスＣ
Ｋ２により２信号の位相差をディジタル的に弁別（位相
比較）してディジタル位相誤差情報ＤＰ１を検出する。
位相誤差情報ＤＰ１はディジタルフィルタ８でディジタ
ル的な処理をしてそのディジタル出力ＤＰ２を速度比較
手段３に導びき、被制御体１の回転位相を制御する。以
上により被制御体１の回転位相（信号ＳＰＧ）を基準位
相（信号ＳＲＦ）に同期させるディジタル式位相制御装
置を具現している。
まず、速度比較手段３，位相比較手段７の動作を第２
図，第３図により説明する。
図，第３図により説明する。
速度比較手段３にはＦＧ信号ＳＦＧとクロツクパルスＣ
Ｋ１とを入力し、タイミング的に先行したラッチパルス
ＳＬ１と後行したプリセットパルスＳＰ１とを作成す
る。通常、速度比較手段３はＭビットに２進カウンタで
構成し、その下位Ｎビットから速度誤差情報ＤＳ１を検
出する構成としており、プリセットパルスＳＰＲにより
等価的な台形波ＳＺ１をディジタル的に作成し、ラッチ
パルスＳＬ１によりラッチして速度誤差情報ＤＳ１を得
ている。Ｔｉは速度比較の基準周期、ＴＦＧはＦＧ信号
ＳＦＧの周期である。ＡはＴＦＧ＞Ｔｉで低速状態、Ｂ
はＴＦＧ＝Ｔｉで等速状態、ＣはＴＦＧ＞Ｔｉで高速状
態であり、状態Ａでは台形波ＳＺ１の最小値を、状態Ｂ
では中心値を、状態Ｃでは最大値をそれぞれラッチ（サ
ンプリング）し、状態Ａでは加速、状態Ｃでは減速がな
され状態Ｂで安定するように制御される。
Ｋ１とを入力し、タイミング的に先行したラッチパルス
ＳＬ１と後行したプリセットパルスＳＰ１とを作成す
る。通常、速度比較手段３はＭビットに２進カウンタで
構成し、その下位Ｎビットから速度誤差情報ＤＳ１を検
出する構成としており、プリセットパルスＳＰＲにより
等価的な台形波ＳＺ１をディジタル的に作成し、ラッチ
パルスＳＬ１によりラッチして速度誤差情報ＤＳ１を得
ている。Ｔｉは速度比較の基準周期、ＴＦＧはＦＧ信号
ＳＦＧの周期である。ＡはＴＦＧ＞Ｔｉで低速状態、Ｂ
はＴＦＧ＝Ｔｉで等速状態、ＣはＴＦＧ＞Ｔｉで高速状
態であり、状態Ａでは台形波ＳＺ１の最小値を、状態Ｂ
では中心値を、状態Ｃでは最大値をそれぞれラッチ（サ
ンプリング）し、状態Ａでは加速、状態Ｃでは減速がな
され状態Ｂで安定するように制御される。
位相比較手段７には外部基準信号ＳＲＦ，ＰＧ信号Ｓ
ＰＧ及びクロツクパルスＣＫ２を入力し、外部基準信号
ＳＲＦによりプリセットパルスＳＰ２を作成し、ＰＧ信
号ＳＰＧによりラッチパルスＳＬ２を作成する。位置比
較手段７も速度比較手段３同様、Ｋビットの２進カウン
タで構成し、その下位Ｌビットから位相誤差情報ＤＰ１
を検出する構成としており、プリセットパルスＳＰ２に
より等価的な台形波ＳＺ２をディジタル的に作成し、ラ
ッチパルスＳＬ２によりラッチして位相誤差情報ＤＰ１
を得ている。図示の状態は定常状態であり、外部基準信
号ＳＲＦにて作成した台形波ＳＺ２の傾斜部中央位置を
ＰＧ信号ＳＰＧにて作成したラッチパルスＳＬ２でラッ
チしている。この状態がくずれて台形波ＳＺ２の上底部
をラッチする進相状態、下底部をラッチする遅相状態で
は位相誤差情報ＤＰ１がそれぞれ最大値，最小値となる
ので、被制御体１を遅相，進相制御することで定常状態
（位相同期状態）にすることができる。これは、ディジ
タルフィルタ８で位相誤差状態ＤＰ１にディジタル的な
処理を施したディジタル出力ＤＰ２を速度比較手段３に
導びき、制御する構成で具現できる。ディジタル出力Ｄ
Ｐ２による速度比較手段３の制御方法としては、速度
誤差情報ＤＳ１に加算する方法、基準周期Ｔｉを変調
する方法がある。言うまでもないが、位相比較手段７は
２進カウンタ構成であるから、所定の計数値をデコード
して内部基準信号を発生し、外部基準信号ＳＲＦに代え
て用いる構成も可能であり、ＰＧ信号ＳＰＧはＦＧ信号
ＳＦＧを分周して用いる構成も可能である。
ＰＧ及びクロツクパルスＣＫ２を入力し、外部基準信号
ＳＲＦによりプリセットパルスＳＰ２を作成し、ＰＧ信
号ＳＰＧによりラッチパルスＳＬ２を作成する。位置比
較手段７も速度比較手段３同様、Ｋビットの２進カウン
タで構成し、その下位Ｌビットから位相誤差情報ＤＰ１
を検出する構成としており、プリセットパルスＳＰ２に
より等価的な台形波ＳＺ２をディジタル的に作成し、ラ
ッチパルスＳＬ２によりラッチして位相誤差情報ＤＰ１
を得ている。図示の状態は定常状態であり、外部基準信
号ＳＲＦにて作成した台形波ＳＺ２の傾斜部中央位置を
ＰＧ信号ＳＰＧにて作成したラッチパルスＳＬ２でラッ
チしている。この状態がくずれて台形波ＳＺ２の上底部
をラッチする進相状態、下底部をラッチする遅相状態で
は位相誤差情報ＤＰ１がそれぞれ最大値，最小値となる
ので、被制御体１を遅相，進相制御することで定常状態
（位相同期状態）にすることができる。これは、ディジ
タルフィルタ８で位相誤差状態ＤＰ１にディジタル的な
処理を施したディジタル出力ＤＰ２を速度比較手段３に
導びき、制御する構成で具現できる。ディジタル出力Ｄ
Ｐ２による速度比較手段３の制御方法としては、速度
誤差情報ＤＳ１に加算する方法、基準周期Ｔｉを変調
する方法がある。言うまでもないが、位相比較手段７は
２進カウンタ構成であるから、所定の計数値をデコード
して内部基準信号を発生し、外部基準信号ＳＲＦに代え
て用いる構成も可能であり、ＰＧ信号ＳＰＧはＦＧ信号
ＳＦＧを分周して用いる構成も可能である。
次に、ディジタルフィルタ４，８を第４図に示す具体例
によりその構成，動作及び第１図のシステムに及ぼす影
響について説明する。
によりその構成，動作及び第１図のシステムに及ぼす影
響について説明する。
第４図Ａはアップダウンカウンタ式ディジタルフィルタ
（Ｕ／Ｄカウンタ式D.F）、第４図Ｂは累積加算式ディ
ジタルフィルタ（累積加算式D.F）である。ディジタル
フィルタの基本構成要素は、Ｕ／Ｄカウンタ式が分周手
段９とＵ／Ｄカウンタ式１１，累積加算式が加算手段１
４と遅延手段（記憶手段）１５とであり、これにより積
分特性が得られる。乗算手段１２，１６と加算手段１
３，１７はそれぞれ比例特性を付加するための手段であ
り、これにより比例積分特性が得られる。Ｕ／Ｄカウン
タ式D.Fの動作は、分周手段９においてクロツクパルス
ＣＫ３を入力ディジタル信号Ｄ１（ＤＳ１，ＤＰ１が相
当）と基準ディジタル信号Ｄ０との差の絶対値に等しい
周波数に分周し、その分周出力Ｓ１をＵ／Ｄカウンタ１
１のクロツク入力とする。一方、大小判別手段１０にお
いてＤ０とＤ１との大小判別を行ない、その出力Ｓ２を
Ｕ／Ｄ切換入力とする。これによりＵ／Ｄカウンタ１１
からＤ０を基準値としたＤ１の積分出力Ｄ２（ＤＳ２，
ＤＰ２が相当）が得られる。ここで、大小判別手段１０
は必ずしも必要でなく、Ｄ０を１０……０（または０１
……１）の如き特定値を設定する場合は、入力Ｄ１の最
上位ビットをＵ／Ｄ切換入力とすることが可能である。
累積加算式D.Fの動作は、記憶手段１５で加算手段１４
の出力Ｄ２を記憶し、その出力Ｄ５と入力Ｄ１とを加算
手段１４で加算する。これにより加算手段１４から入力
Ｄ１の積分出力Ｄ２（ＤＳ２，ＤＰ２が相当）が得られ
る。通常、記憶手段１５の記憶動作には速度比較手段
３，位相比較手段７のラッチパルスＳＬ１．ＳＬ２がそ
れぞれ用いられる。なお、乗算手段１２，１６で乗じる
係数は１を含む実数であり、加算手段１３，１７から比
例積分出力Ｄ４（ＤＳ２，ＤＰ２が相当）が得られる。
（Ｕ／Ｄカウンタ式D.F）、第４図Ｂは累積加算式ディ
ジタルフィルタ（累積加算式D.F）である。ディジタル
フィルタの基本構成要素は、Ｕ／Ｄカウンタ式が分周手
段９とＵ／Ｄカウンタ式１１，累積加算式が加算手段１
４と遅延手段（記憶手段）１５とであり、これにより積
分特性が得られる。乗算手段１２，１６と加算手段１
３，１７はそれぞれ比例特性を付加するための手段であ
り、これにより比例積分特性が得られる。Ｕ／Ｄカウン
タ式D.Fの動作は、分周手段９においてクロツクパルス
ＣＫ３を入力ディジタル信号Ｄ１（ＤＳ１，ＤＰ１が相
当）と基準ディジタル信号Ｄ０との差の絶対値に等しい
周波数に分周し、その分周出力Ｓ１をＵ／Ｄカウンタ１
１のクロツク入力とする。一方、大小判別手段１０にお
いてＤ０とＤ１との大小判別を行ない、その出力Ｓ２を
Ｕ／Ｄ切換入力とする。これによりＵ／Ｄカウンタ１１
からＤ０を基準値としたＤ１の積分出力Ｄ２（ＤＳ２，
ＤＰ２が相当）が得られる。ここで、大小判別手段１０
は必ずしも必要でなく、Ｄ０を１０……０（または０１
……１）の如き特定値を設定する場合は、入力Ｄ１の最
上位ビットをＵ／Ｄ切換入力とすることが可能である。
累積加算式D.Fの動作は、記憶手段１５で加算手段１４
の出力Ｄ２を記憶し、その出力Ｄ５と入力Ｄ１とを加算
手段１４で加算する。これにより加算手段１４から入力
Ｄ１の積分出力Ｄ２（ＤＳ２，ＤＰ２が相当）が得られ
る。通常、記憶手段１５の記憶動作には速度比較手段
３，位相比較手段７のラッチパルスＳＬ１．ＳＬ２がそ
れぞれ用いられる。なお、乗算手段１２，１６で乗じる
係数は１を含む実数であり、加算手段１３，１７から比
例積分出力Ｄ４（ＤＳ２，ＤＰ２が相当）が得られる。
これらのディジタルフィルタは、必要に応じて積分要素
または比例積分要素として第１図の４，８の手段に適用
される。しかし、被制御体１の起動や速度切換時等にお
いて、Ｕ／Ｄカウンタ１１，記憶手段１５の出力Ｄ２，
Ｄ５は必ずしも特定されず、位相制御装置の位相同期引
込みがスムーズかつスピーディになされない。これは、
Ｕ／Ｄカウンタ１１，記憶手段１５の初期状態に起因す
る。即ち、例えば被制御体１を減速するときに最大値
（または近傍の値）を出力し、加速するときに最小値
（または近傍の値）を出力することができない場合、Ｕ
／Ｄカウンタ式D.Fであるとアップかダウンかのカウン
ト動作を待たなければならず、位相同期引込みに多くの
時間を要し、累積加算式D.Fも同様であり、最悪の場合
は記憶手段１５が最小値または最大値をホールドした状
態となり、位相同期引込みができなくなる等の問題点が
あった。
または比例積分要素として第１図の４，８の手段に適用
される。しかし、被制御体１の起動や速度切換時等にお
いて、Ｕ／Ｄカウンタ１１，記憶手段１５の出力Ｄ２，
Ｄ５は必ずしも特定されず、位相制御装置の位相同期引
込みがスムーズかつスピーディになされない。これは、
Ｕ／Ｄカウンタ１１，記憶手段１５の初期状態に起因す
る。即ち、例えば被制御体１を減速するときに最大値
（または近傍の値）を出力し、加速するときに最小値
（または近傍の値）を出力することができない場合、Ｕ
／Ｄカウンタ式D.Fであるとアップかダウンかのカウン
ト動作を待たなければならず、位相同期引込みに多くの
時間を要し、累積加算式D.Fも同様であり、最悪の場合
は記憶手段１５が最小値または最大値をホールドした状
態となり、位相同期引込みができなくなる等の問題点が
あった。
発明の目的 本発明は上記従来例の問題点を解消するものであり、起
動や速度切換時等における位相同期引込みを短縮したデ
ィジタル式位相制御装置を提供することを目的とするも
のである。
動や速度切換時等における位相同期引込みを短縮したデ
ィジタル式位相制御装置を提供することを目的とするも
のである。
発明の構成 本発明は、ディジタル式位相制御装置を構成するディジ
タルフィルタ速度比較手段の速度比較の状態に応じて制
御する構成とすることにより、起動や速度切換時での位
相同期引込み時間を短縮できるものである。
タルフィルタ速度比較手段の速度比較の状態に応じて制
御する構成とすることにより、起動や速度切換時での位
相同期引込み時間を短縮できるものである。
実施例の説明 以下実施例により本発明の構成，動作を説明する。第５
図は本発明の実施例を示すディジタル式位相制御装置の
電気的ブロック図である。
図は本発明の実施例を示すディジタル式位相制御装置の
電気的ブロック図である。
第５図に於いて、１８は速度比較手段３の速度比較の状
態を検出する状態検出手段であり、この状態検出手段１
８の検出出力Ｓ３によりディジタルフィルタ４，８の状
態を制御する構成とした点が第１図従来例との差異であ
る。以下に本発明のポイントを説明する。
態を検出する状態検出手段であり、この状態検出手段１
８の検出出力Ｓ３によりディジタルフィルタ４，８の状
態を制御する構成とした点が第１図従来例との差異であ
る。以下に本発明のポイントを説明する。
通常、速度比較手段３は第２図に示す動作をし、台形波
ＳＺ１を形成するのに第６図に示す信号ＳＮＨ，ＳＮＬ
を作成して用いている。これは速度比較手段３を形成す
るＭビットの２進カウンタから下位Ｎビット出力を計数
終了前の１サイクルのみ取出すために必要な信号であ
る。ＳＮＨは台形波ＳＺ１の“Ｈ”レベル期間イ（第１
の状態）を設定するための信号、ＳＮＬは“Ｌ”レベル
期間ハ（第３の状態）を設定するための信号であり、こ
の２信号により速度比較誤差を検出できる速度比較期間
ロ（第２の状態）を設定している。ここで、期間ハは被
制御体１を加速すべき期間、期間イは減速すべき期間で
あり、速度引込み，位相引込み共に不可能である。従っ
て、この期間にあっては、状態検出手段１８の出力Ｓ３
により期間ハではディジタルフィルタ４から加速指令、
ディジタルフィルタ８から進相指令を出力し、期間イで
はディジタルフィルタ４から減速指令、ディジタルフィ
ルタ８から遅相指令を出力する制御を行なう。次に、期
間ロでは速度引込み，位相引込み共に可能であるから、
期間イ，ハでの制御を解除し、かつディジタルフィルタ
４，８を速度引込み状態，位相引込み状態の定常状態に
即設定し、以後状態検出手段１８による制御を解除す
る。このようにすれば本発明の目的とする位相制御装置
の位相同期引込みをスムーズかつスピーディに行なうこ
とができ、引込み時間の短縮が可能である。
ＳＺ１を形成するのに第６図に示す信号ＳＮＨ，ＳＮＬ
を作成して用いている。これは速度比較手段３を形成す
るＭビットの２進カウンタから下位Ｎビット出力を計数
終了前の１サイクルのみ取出すために必要な信号であ
る。ＳＮＨは台形波ＳＺ１の“Ｈ”レベル期間イ（第１
の状態）を設定するための信号、ＳＮＬは“Ｌ”レベル
期間ハ（第３の状態）を設定するための信号であり、こ
の２信号により速度比較誤差を検出できる速度比較期間
ロ（第２の状態）を設定している。ここで、期間ハは被
制御体１を加速すべき期間、期間イは減速すべき期間で
あり、速度引込み，位相引込み共に不可能である。従っ
て、この期間にあっては、状態検出手段１８の出力Ｓ３
により期間ハではディジタルフィルタ４から加速指令、
ディジタルフィルタ８から進相指令を出力し、期間イで
はディジタルフィルタ４から減速指令、ディジタルフィ
ルタ８から遅相指令を出力する制御を行なう。次に、期
間ロでは速度引込み，位相引込み共に可能であるから、
期間イ，ハでの制御を解除し、かつディジタルフィルタ
４，８を速度引込み状態，位相引込み状態の定常状態に
即設定し、以後状態検出手段１８による制御を解除す
る。このようにすれば本発明の目的とする位相制御装置
の位相同期引込みをスムーズかつスピーディに行なうこ
とができ、引込み時間の短縮が可能である。
第７図は状態検出手段１８の具体回路例であり、速度比
較手段ＳＮＨ，ＳＮＬからディジタルフィルタ４，８を
制御するための信号Ｓ３を作成する。第８図は第７図の
動作波形であり、Ａは加速（起動）時の動作、Ｂは減速
時の動作を示す。
較手段ＳＮＨ，ＳＮＬからディジタルフィルタ４，８を
制御するための信号Ｓ３を作成する。第８図は第７図の
動作波形であり、Ａは加速（起動）時の動作、Ｂは減速
時の動作を示す。
第７図に於いて、１９は第１シフトレジスタ、２０は第
２シフトレジスタであり、１９Ａ，１９Ｂ，２０Ａ，２
０ＢはＤフリップフロップ（ＤＦＦ）、１９Ｃは２入力
ＮＡＮＤゲート（２ＮＡＮＤ）、２０Ｃ，２０Ｄは２入
力ＮＯＲゲート（２ＮＯＲ）である。信号ＳＮＨ，Ｓ
ＮＬはそれぞれ第１シフトレジスタ１９のＤＦＦ１９
Ａ，１９ＢのＤ入力とし、ラッチパルスＳＬ１によりラ
ッチする。ＤＦＦ１９ＡのＱ出力は信号ＳＥ(H)として
出力し、ＤＦＦ１９ＢのＱ出力は２ＮＡＮＤ１９Ｃにて
信号ＳＮＬとのＮＡＮＤをとり信号ＲＥ(L)として出力
する。次に、信号ＳＥ(H)，ＲＥ(L)はそれぞれ第２シフ
トレジスタ２０のＤＦＦ２０Ａ，２０ＢのＤ入力とし、
ラッチパルスＳＬ１またはプリセットパルスＳＰ１によ
りラッチする。２ＮＯＲ２０ＣにてＤＦＦ２０Ａの出
力と信号ＳＥ(H)とのＮＯＲをとり信号ＲＥ(H)を出力
し、２ＮＯＲ２０ＤにてＤＦＦ２０Ｂの出力と信号Ｒ
Ｅ(L)とのＮＯＲをとり信号ＳＥ(L)を出力するこれら４
種類の信号ＳＥ(H)，ＳＥ(L)，ＲＥ(H)，ＲＥ(L)が状態
検出手段１８の検出出力Ｓ３であり、必要に応じてディ
ジタルフィルタ４，８の制御に用いる。なお、第１シフ
トレジスタ１９のＤＦＦ１９Ｂと２ＮＡＮＤ１９Ｃは、
通常速度比較手段３の具備する起動指令機能であり、必
ずしも状態検出手段１８で新設する必要はない。
２シフトレジスタであり、１９Ａ，１９Ｂ，２０Ａ，２
０ＢはＤフリップフロップ（ＤＦＦ）、１９Ｃは２入力
ＮＡＮＤゲート（２ＮＡＮＤ）、２０Ｃ，２０Ｄは２入
力ＮＯＲゲート（２ＮＯＲ）である。信号ＳＮＨ，Ｓ
ＮＬはそれぞれ第１シフトレジスタ１９のＤＦＦ１９
Ａ，１９ＢのＤ入力とし、ラッチパルスＳＬ１によりラ
ッチする。ＤＦＦ１９ＡのＱ出力は信号ＳＥ(H)として
出力し、ＤＦＦ１９ＢのＱ出力は２ＮＡＮＤ１９Ｃにて
信号ＳＮＬとのＮＡＮＤをとり信号ＲＥ(L)として出力
する。次に、信号ＳＥ(H)，ＲＥ(L)はそれぞれ第２シフ
トレジスタ２０のＤＦＦ２０Ａ，２０ＢのＤ入力とし、
ラッチパルスＳＬ１またはプリセットパルスＳＰ１によ
りラッチする。２ＮＯＲ２０ＣにてＤＦＦ２０Ａの出
力と信号ＳＥ(H)とのＮＯＲをとり信号ＲＥ(H)を出力
し、２ＮＯＲ２０ＤにてＤＦＦ２０Ｂの出力と信号Ｒ
Ｅ(L)とのＮＯＲをとり信号ＳＥ(L)を出力するこれら４
種類の信号ＳＥ(H)，ＳＥ(L)，ＲＥ(H)，ＲＥ(L)が状態
検出手段１８の検出出力Ｓ３であり、必要に応じてディ
ジタルフィルタ４，８の制御に用いる。なお、第１シフ
トレジスタ１９のＤＦＦ１９Ｂと２ＮＡＮＤ１９Ｃは、
通常速度比較手段３の具備する起動指令機能であり、必
ずしも状態検出手段１８で新設する必要はない。
第９図は状態検出手段１８の出力Ｓ１３にて制御される
ディジタルフィルタの実施例である。第９図において、
ＡはＵ／Ｄカウンタ式D.FにおいてＵ／Ｄカウンタ１１
を制御する構成、Ｂは累積加算式D.Fにおいて記憶手段
１５を制御する構成である。
ディジタルフィルタの実施例である。第９図において、
ＡはＵ／Ｄカウンタ式D.FにおいてＵ／Ｄカウンタ１１
を制御する構成、Ｂは累積加算式D.Fにおいて記憶手段
１５を制御する構成である。
第１０図は第９図のＵ／Ｄカウンタ１１，記憶手段１５
の制御法を説明するための具体回路例である。
の制御法を説明するための具体回路例である。
第１０図に於いて、フリップフロップＦＦ１〜ＦＦ８は
Ｕ／Ｄカウンタ１１の２進カウンタ，記憶手段１５のラ
ッチ回路にそれぞれ対応する。Ａは加速時のみ対応可能
であり、期間ハは信号ＲＥ(L)によりＦＦ１〜ＦＦ８を
全てリセットし、最小値すなわち加速指令，進相指令を
出力する。期間ロに入ったら信号ＲＥ(L)によるリセッ
ト動作を解除し、ＭＳＢのＦＦ８のみ信号ＳＥ(L)によ
り瞬間セットを行ない中心値に設定し、以後ＦＦ１〜Ｆ
Ｆ８の制御を解除する。これにより低速からの引込みを
短縮できる。Ｂは加速，減速時に適用可能であり、ＦＦ
１〜ＦＦ８に全てセット入力Ｓとリセット入力Ｒのある
ものを用いる。期間ハから期間ロに移行するときの制御
はＡと同様であり、期間イから期間ロに移行するときの
制御を新設の２０Ｒゲート２１，２２にて追加してい
る。即ち、期間イでは信号ＳＥ(H)によりＦＦ１〜ＦＦ
８を全てセットし、最大値すなわち減速指令，遅相指令
を出力する。期間ロに入ったら信号ＲＥ(H)により下位
ビットＦＦ１〜ＦＦ７の瞬間リセットを行ない中心値に
設定し、以後ＦＦ１〜ＦＦ８の制御を解除する。これに
より低速及び高速からの引込みを短縮できる。
Ｕ／Ｄカウンタ１１の２進カウンタ，記憶手段１５のラ
ッチ回路にそれぞれ対応する。Ａは加速時のみ対応可能
であり、期間ハは信号ＲＥ(L)によりＦＦ１〜ＦＦ８を
全てリセットし、最小値すなわち加速指令，進相指令を
出力する。期間ロに入ったら信号ＲＥ(L)によるリセッ
ト動作を解除し、ＭＳＢのＦＦ８のみ信号ＳＥ(L)によ
り瞬間セットを行ない中心値に設定し、以後ＦＦ１〜Ｆ
Ｆ８の制御を解除する。これにより低速からの引込みを
短縮できる。Ｂは加速，減速時に適用可能であり、ＦＦ
１〜ＦＦ８に全てセット入力Ｓとリセット入力Ｒのある
ものを用いる。期間ハから期間ロに移行するときの制御
はＡと同様であり、期間イから期間ロに移行するときの
制御を新設の２０Ｒゲート２１，２２にて追加してい
る。即ち、期間イでは信号ＳＥ(H)によりＦＦ１〜ＦＦ
８を全てセットし、最大値すなわち減速指令，遅相指令
を出力する。期間ロに入ったら信号ＲＥ(H)により下位
ビットＦＦ１〜ＦＦ７の瞬間リセットを行ない中心値に
設定し、以後ＦＦ１〜ＦＦ８の制御を解除する。これに
より低速及び高速からの引込みを短縮できる。
第１１図はディジタルフィルタの他の実施例である。第
９図実施例との差異は出力ゲート手段２３，２４を付加
し、状態検出手段１８の出力Ｓ３により制御する構成と
した点であり、状態検出手段１８，Ｕ／Ｄカウンタ１
１，記憶手段１５の簡素化を可能にしたものである。な
お、出力ゲート手段２３は加算手段１３の出力Ｄ４をゲ
ート出力する構成としてもよく、出力ゲート手段２４は
記憶手段１５の出力Ｄ５または加算手段１７の出力Ｄ４
をゲート出力する構成としてもよい。
９図実施例との差異は出力ゲート手段２３，２４を付加
し、状態検出手段１８の出力Ｓ３により制御する構成と
した点であり、状態検出手段１８，Ｕ／Ｄカウンタ１
１，記憶手段１５の簡素化を可能にしたものである。な
お、出力ゲート手段２３は加算手段１３の出力Ｄ４をゲ
ート出力する構成としてもよく、出力ゲート手段２４は
記憶手段１５の出力Ｄ５または加算手段１７の出力Ｄ４
をゲート出力する構成としてもよい。
第１２図は第１１図のＵ／Ｄカウンタ１１，記憶手段１
５，出力ゲート手段２３，２４の制御法を説明するため
の具体回路例である。第１２図Ａ，Ｂはそれぞれ第１０
図Ａ，Ｂに対応する回路例であり、Ａでは期間ハで信号
ＲＥ(L)によりＦＦ１〜ＦＦ７をリセット、ＦＦ８をセ
ットして中心値に設定し、出力ゲート手段２５ではＦＦ
８の出力を２ＡＮＤゲート２５Ａを介して出力する構成
とし、インバータ２６による反転出力で制御して出力Ｄ
２′を最小値とする。そして、期間ロに入ったらこの制
御を解除する。また、ＢではＡに加えて、期間イで２０
Ｒゲート２７を介した信号ＳＥ(H)によりＦＦ１〜ＦＦ
８を中心値に設定し、出力ゲート手段２５では下位ビッ
トＦＦ１〜ＦＦ７の出力を２０Ｒゲート２５Ｂ〜２５Ｈ
を介した出力する構成とし、信号ＳＥ(H)で制御して出
力Ｄ２′を最大値とする。そして、期間ロに入ったらこ
の制御を解除する。なお、期間ハのとき２０Ｒゲート２
５Ｂ〜２５Ｈは開いており、期間イのとき２ＡＮＤゲー
ト２５Ａは開いている。以上のように構成すれば、第７
図に示す状態検出手段の第２シフトレジスタ２０を不要
にできると共にフリップフロップＦＦ１〜ＦＦ８をセッ
トまたはリセットの何れか一方の機能のみで済ませるこ
とができ、構成の簡素化が計れる。
５，出力ゲート手段２３，２４の制御法を説明するため
の具体回路例である。第１２図Ａ，Ｂはそれぞれ第１０
図Ａ，Ｂに対応する回路例であり、Ａでは期間ハで信号
ＲＥ(L)によりＦＦ１〜ＦＦ７をリセット、ＦＦ８をセ
ットして中心値に設定し、出力ゲート手段２５ではＦＦ
８の出力を２ＡＮＤゲート２５Ａを介して出力する構成
とし、インバータ２６による反転出力で制御して出力Ｄ
２′を最小値とする。そして、期間ロに入ったらこの制
御を解除する。また、ＢではＡに加えて、期間イで２０
Ｒゲート２７を介した信号ＳＥ(H)によりＦＦ１〜ＦＦ
８を中心値に設定し、出力ゲート手段２５では下位ビッ
トＦＦ１〜ＦＦ７の出力を２０Ｒゲート２５Ｂ〜２５Ｈ
を介した出力する構成とし、信号ＳＥ(H)で制御して出
力Ｄ２′を最大値とする。そして、期間ロに入ったらこ
の制御を解除する。なお、期間ハのとき２０Ｒゲート２
５Ｂ〜２５Ｈは開いており、期間イのとき２ＡＮＤゲー
ト２５Ａは開いている。以上のように構成すれば、第７
図に示す状態検出手段の第２シフトレジスタ２０を不要
にできると共にフリップフロップＦＦ１〜ＦＦ８をセッ
トまたはリセットの何れか一方の機能のみで済ませるこ
とができ、構成の簡素化が計れる。
以上説明したディジタルフィルタの具体例は、第５図の
ディジタルフィルタ４，８に共通に用いることが可能で
あり、本発明の目的とするスムーズかつスピーディな位
相同期引込みが可能である。
ディジタルフィルタ４，８に共通に用いることが可能で
あり、本発明の目的とするスムーズかつスピーディな位
相同期引込みが可能である。
ここで、速度比較手段３を制御する方法としての基準
周期Ｔｉを制御する方法を採用する場合は、ディジタル
フィルタ８を第１２図の出力ゲート手段２５，インバー
タ２６を削除した構成とし、ＦＦ１〜ＦＦ８の中心値設
定だけで済ませることができる。
周期Ｔｉを制御する方法を採用する場合は、ディジタル
フィルタ８を第１２図の出力ゲート手段２５，インバー
タ２６を削除した構成とし、ＦＦ１〜ＦＦ８の中心値設
定だけで済ませることができる。
上記説明は本発明の１実施例であり、本発明の思想を逸
脱しない範囲での種々の構成が可能なことは言うまでも
ない。
脱しない範囲での種々の構成が可能なことは言うまでも
ない。
発明の効果 以上説明したように、本発明によれば、被制御体の起動
または速度切換時等に於いて、速度比較の状態に応じて
ディジタルフィルタを制御する構成としたため、位相制
御装置の同期引込みを短縮することができ、その実用的
効果は大である。
または速度切換時等に於いて、速度比較の状態に応じて
ディジタルフィルタを制御する構成としたため、位相制
御装置の同期引込みを短縮することができ、その実用的
効果は大である。
第１図は従来のディジタル式位相制御装置のブロック
図、第２図，第３図は同従来例の動作波形図、第４図は
同従来例に用いられるディジルフィルタのブロック図、
第５図は本発明における一実施例のディジタル式位相制
御装置のブロック図、第６図は同実施例の動作波形図、
第７図は同実施例の状態検出手段の具体回路図、第８図
同具体回路例の動作波形図、第９図は本発明実施例に適
用せる一実施例のディジタルフィルタのブロック図、第
１０図は同実施例の部分的な具体回路図、第１１図は本
発明実施例に適用せる他実施例のディジタルフィルタの
ブロック図、第１２図は同実施例の部分的な具体回路図
である。 ３……速度比較手段、４，８……ディジタルフィルタ、
５……駆動手段、７……位相比較手段。
図、第２図，第３図は同従来例の動作波形図、第４図は
同従来例に用いられるディジルフィルタのブロック図、
第５図は本発明における一実施例のディジタル式位相制
御装置のブロック図、第６図は同実施例の動作波形図、
第７図は同実施例の状態検出手段の具体回路図、第８図
同具体回路例の動作波形図、第９図は本発明実施例に適
用せる一実施例のディジタルフィルタのブロック図、第
１０図は同実施例の部分的な具体回路図、第１１図は本
発明実施例に適用せる他実施例のディジタルフィルタの
ブロック図、第１２図は同実施例の部分的な具体回路図
である。 ３……速度比較手段、４，８……ディジタルフィルタ、
５……駆動手段、７……位相比較手段。
Claims (1)
- 【請求項１】被制御体から検出した回転周波数信号を周
波数弁別することにより速度誤差情報をディジタル量と
して検出する速度比較手段と、 前記速度比較手段の出力をフィルタリングする第１のデ
ィジタルフィルタと、 前記第１のディジタルフィルタの出力に応じて前記被制
御体の回転速度を制御する駆動手段と、 前記被制御体から検出した回転位相信号を基準信号と比
較することにより位相誤差情報をディジタル量として検
出する位相比較手段と、 前記位相比較手段の出力をフィルタリングし、前記速度
比較手段を制御する第２のディジタルフィルタと、 前記被制御体の回転速度が高く前記速度比較手段の比較
領域外にある第１の状態と、前記被制御体の回転速度が
前記速度比較手段の比較領域内にある第２の状態と、前
記被制御体の回転速度が低く前記速度比較手段の比較領
域外にある第３の状態とを検出し、前記第１の状態のと
きは前記第１，第２のディジタルフィルタを出力が最大
値（または最小値）となるように制御し、前記第３の状
態のときは前記第１、第２のディジタルフィルタを出力
が最小値（または最大値）となるように制御し、さら
に、前記第２の状態に入った直後に前記第１，第２のデ
ィジタルフィルタを出力が中心値となるように初期設定
する状態検出手段と、 を備えたディジタル式位相制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215403A JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215403A JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194579A JPS6194579A (ja) | 1986-05-13 |
| JPH0646873B2 true JPH0646873B2 (ja) | 1994-06-15 |
Family
ID=16671744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215403A Expired - Fee Related JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646873B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779557B2 (ja) * | 1984-12-18 | 1995-08-23 | 株式会社日立製作所 | デイジタル制御装置 |
| JPS63178782A (ja) * | 1987-01-17 | 1988-07-22 | Rohm Co Ltd | 位相サ−ボ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192481A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
-
1984
- 1984-10-15 JP JP59215403A patent/JPH0646873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194579A (ja) | 1986-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |