JPH10312337A - 記憶装置の試験回路 - Google Patents
記憶装置の試験回路Info
- Publication number
- JPH10312337A JPH10312337A JP9121324A JP12132497A JPH10312337A JP H10312337 A JPH10312337 A JP H10312337A JP 9121324 A JP9121324 A JP 9121324A JP 12132497 A JP12132497 A JP 12132497A JP H10312337 A JPH10312337 A JP H10312337A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- bit
- bits
- correction code
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 67
- 238000012937 correction Methods 0.000 claims abstract description 121
- 238000001514 detection method Methods 0.000 abstract description 5
- 230000006870 function Effects 0.000 description 27
- 238000010998 test method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＲＡＭ等の記憶装置に対する、誤り訂正機能
を備えた記憶装置の試験回路を提供すること。 【解決手段】 ＲＡＭに対するアドレスから、試験すべ
きデータおよび誤り訂正符号のビット位置を指定するテ
ストビットデコーダ１０５と、書き込みデータから誤り
訂正符号を作る誤り訂正符号生成手段１０４と、上記の
誤り訂正符号のビット位置の値を反転するビット反転回
路１０６と、ＲＡＭの出力データおよび誤り訂正符号の
誤りビットの検出・訂正を行う誤り訂正手段１０８と、
その誤り検出および訂正の確認を行うデータチェック回
路とを備えてＲＡＭの１ビット誤りに対する試験を行う
試験回路。
を備えた記憶装置の試験回路を提供すること。 【解決手段】 ＲＡＭに対するアドレスから、試験すべ
きデータおよび誤り訂正符号のビット位置を指定するテ
ストビットデコーダ１０５と、書き込みデータから誤り
訂正符号を作る誤り訂正符号生成手段１０４と、上記の
誤り訂正符号のビット位置の値を反転するビット反転回
路１０６と、ＲＡＭの出力データおよび誤り訂正符号の
誤りビットの検出・訂正を行う誤り訂正手段１０８と、
その誤り検出および訂正の確認を行うデータチェック回
路とを備えてＲＡＭの１ビット誤りに対する試験を行う
試験回路。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の誤
り訂正機能を備えた記憶装置の試験回路に関し、特に誤
り訂正機能の診断に関する。
り訂正機能を備えた記憶装置の試験回路に関し、特に誤
り訂正機能の診断に関する。
【０００２】
【従来の技術】されたい。従来の技術では、誤り訂正機
能を持つＲＡＭ（読み書き可能メモリ）のテスト方式と
して、通常のメモリアクセス処理機能を用いて、適当な
テストパタンに対して誤り訂正符号を生成し、これをＲ
ＡＭに書き込んだのち、読み出して誤り訂正符号の検出
を行う方式が採られる（１．公開番号／特開平０８−２
６３３９１号、２．公開番号／特開平０１−１０９４３
９号、３．公開番号／特開昭６４−００１１９８号を参
照）。この際、ＲＡＭのテストを網羅するする手段とし
て、ＲＡＭの全てのビットに対して”０”を書いて正し
く読み出せることと、”１”を書いて正しく読み出せる
ことを実施することにより短時間で効率的なＲＡＭテス
トを可能にしている。一方、ＲＡＭの誤り訂正機能のテ
スト方式としては、一つに、あらかじめ適当な１ビット
の誤りを持つテストパタンをデータビットの個数分用意
しＲＡＭに書き込んだのち読み出してテストする方式が
あり、また一つに、あらかじめ適当なテストパタンに対
して誤り訂正符号を生成し、これをＲＡＭに書き込んだ
のち、読み出す段階で任意の１ビットを反転して１ビッ
ト誤りを持つデータを擬似的に作りだすとともにあらか
じめ期待すべき誤り訂正結果を作り出しておいて、誤り
訂正テストを実施した結果と比較する方式がある。
能を持つＲＡＭ（読み書き可能メモリ）のテスト方式と
して、通常のメモリアクセス処理機能を用いて、適当な
テストパタンに対して誤り訂正符号を生成し、これをＲ
ＡＭに書き込んだのち、読み出して誤り訂正符号の検出
を行う方式が採られる（１．公開番号／特開平０８−２
６３３９１号、２．公開番号／特開平０１−１０９４３
９号、３．公開番号／特開昭６４−００１１９８号を参
照）。この際、ＲＡＭのテストを網羅するする手段とし
て、ＲＡＭの全てのビットに対して”０”を書いて正し
く読み出せることと、”１”を書いて正しく読み出せる
ことを実施することにより短時間で効率的なＲＡＭテス
トを可能にしている。一方、ＲＡＭの誤り訂正機能のテ
スト方式としては、一つに、あらかじめ適当な１ビット
の誤りを持つテストパタンをデータビットの個数分用意
しＲＡＭに書き込んだのち読み出してテストする方式が
あり、また一つに、あらかじめ適当なテストパタンに対
して誤り訂正符号を生成し、これをＲＡＭに書き込んだ
のち、読み出す段階で任意の１ビットを反転して１ビッ
ト誤りを持つデータを擬似的に作りだすとともにあらか
じめ期待すべき誤り訂正結果を作り出しておいて、誤り
訂正テストを実施した結果と比較する方式がある。
【０００３】
【発明が解決しようとする課題】従来技術においては、
誤り訂正機能を持つＲＡＭのテスト方式として、ＲＡＭ
の全ビットに対して”０”を書いて正しく読み出せるこ
とと、”１”を書いて正しく読み出せることを実施する
ことにより短時間で効率的なＲＡＭテストを可能にする
一方で、誤り訂正機能のテストにおいて、第一には、あ
らかじめ適当な１ビットの誤りを持つテストパタンをデ
ータビットの個数分用意する場合、複数個のテストパタ
ンが必要な上に誤り訂正機能のテストが短時間で実施出
来ないという問題点がある。第二には、あらかじめ適当
なテストパタンに対して誤り訂正符号を生成し、これを
ＲＡＭに書き込んだのち、読み出す段階で任意の１ビッ
トを反転して１ビット誤りを持つデータを擬似的に作り
だすとともにあらかじめ期待すべき誤り訂正結果を作り
出しておいて、誤り訂正テストを実施した結果と比較す
る場合には、用意するテストパタンは少なくできるが誤
り訂正機能のテストが網羅的でなくまた専用のハードウ
ェアを用意しなければならないという問題点がある。
誤り訂正機能を持つＲＡＭのテスト方式として、ＲＡＭ
の全ビットに対して”０”を書いて正しく読み出せるこ
とと、”１”を書いて正しく読み出せることを実施する
ことにより短時間で効率的なＲＡＭテストを可能にする
一方で、誤り訂正機能のテストにおいて、第一には、あ
らかじめ適当な１ビットの誤りを持つテストパタンをデ
ータビットの個数分用意する場合、複数個のテストパタ
ンが必要な上に誤り訂正機能のテストが短時間で実施出
来ないという問題点がある。第二には、あらかじめ適当
なテストパタンに対して誤り訂正符号を生成し、これを
ＲＡＭに書き込んだのち、読み出す段階で任意の１ビッ
トを反転して１ビット誤りを持つデータを擬似的に作り
だすとともにあらかじめ期待すべき誤り訂正結果を作り
出しておいて、誤り訂正テストを実施した結果と比較す
る場合には、用意するテストパタンは少なくできるが誤
り訂正機能のテストが網羅的でなくまた専用のハードウ
ェアを用意しなければならないという問題点がある。
【０００４】本発明はこのような事情に鑑みてなされた
もので、誤り訂正機能を持つ、短時間で効率的なＲＡＭ
テスト方式を利用することによって、少ないハードウェ
アの投資で、高速で網羅的な誤り訂正機能のテストを実
現する。
もので、誤り訂正機能を持つ、短時間で効率的なＲＡＭ
テスト方式を利用することによって、少ないハードウェ
アの投資で、高速で網羅的な誤り訂正機能のテストを実
現する。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
読み書きが可能な記憶装置と、上記記憶装置にアドレス
を供給するアドレスレジスタと、上記記憶装置に書き込
むデータを保持している書き込みデータレジスタと、上
記書き込みデータレジスタの出力が供給され、該出力が
全ビット”０”の時は誤り訂正符号を全ビット”０”に
し、該出力が全ビット”１”の時は誤り訂正符号を全ビ
ット”１”にする誤り訂正符号生成手段と、上記誤り訂
正符号生成手段の出力である誤り訂正符号が供給され、
制御信号によってオン・オフの制御がされ、反転すべき
ビット位置が外部より指定された書き込みデータおよび
誤り訂正符号のうちの１ビットの値を反転し、これを上
記記憶装置に書き込むビット反転回路と、上記記憶装置
から読みだした読みだしデータおよび誤り訂正符号が供
給され、これらの誤り検出と訂正を行う誤り訂正手段
と、上記誤り訂正手段により訂正された読みだしデータ
が供給され、この値が全ビット”０”または全ビット”
１”であることを確認するデータチェック回路とを具備
した記憶装置の試験回路である。請求項２記載の発明
は、請求項１記載の記憶装置の試験回路において、上記
アドレスレジスタの出力が供給され、これをデコードし
て上記の記憶装置に書き込むデータおよび誤り訂正符号
のそれぞれ任意の１ビットの位置を指定するテストビッ
トデコーダを備え、これによって上記ビット反転回路で
のビット反転位置は決められることを特徴としている。
読み書きが可能な記憶装置と、上記記憶装置にアドレス
を供給するアドレスレジスタと、上記記憶装置に書き込
むデータを保持している書き込みデータレジスタと、上
記書き込みデータレジスタの出力が供給され、該出力が
全ビット”０”の時は誤り訂正符号を全ビット”０”に
し、該出力が全ビット”１”の時は誤り訂正符号を全ビ
ット”１”にする誤り訂正符号生成手段と、上記誤り訂
正符号生成手段の出力である誤り訂正符号が供給され、
制御信号によってオン・オフの制御がされ、反転すべき
ビット位置が外部より指定された書き込みデータおよび
誤り訂正符号のうちの１ビットの値を反転し、これを上
記記憶装置に書き込むビット反転回路と、上記記憶装置
から読みだした読みだしデータおよび誤り訂正符号が供
給され、これらの誤り検出と訂正を行う誤り訂正手段
と、上記誤り訂正手段により訂正された読みだしデータ
が供給され、この値が全ビット”０”または全ビット”
１”であることを確認するデータチェック回路とを具備
した記憶装置の試験回路である。請求項２記載の発明
は、請求項１記載の記憶装置の試験回路において、上記
アドレスレジスタの出力が供給され、これをデコードし
て上記の記憶装置に書き込むデータおよび誤り訂正符号
のそれぞれ任意の１ビットの位置を指定するテストビッ
トデコーダを備え、これによって上記ビット反転回路で
のビット反転位置は決められることを特徴としている。
【０００６】請求項３記載の発明は、読み書きが可能な
記憶装置と、上記記憶装置にアドレスを供給するアドレ
スレジスタと、上記記憶装置に書き込むデータを保持し
ている書き込みデータレジスタと、上記書き込みデータ
レジスタの出力が供給され、該出力が全ビット”０”の
時は誤り訂正符号を全ビット”０”にし、該出力が全ビ
ット”１”の時は誤り訂正符号を全ビット”１”にする
誤り訂正符号生成手段と、上記記憶装置の出力が供給さ
れ、制御信号によってオン・オフの制御がされ、反転す
べきビット位置が外部より指定された書き込みデータお
よび誤り訂正符号のうちの１ビットの値を反転し、これ
を上記記憶装置に書き込むビット反転回路と、上記ビッ
ト反転回路の出力および誤り訂正符号が供給され、これ
らの誤り検出と訂正を行う誤り訂正手段と、上記誤り訂
正手段により訂正された読みだしデータが供給され、こ
の値が全ビット”０”または全ビット”１”であること
を確認するデータチェック回路とを具備した記憶装置の
試験回路である。請求項４記載の発明は、請求項３記載
の記憶装置の試験回路において、上記アドレスレジスタ
の出力が供給され、これをデコードして上記の記憶装置
に書き込むデータおよび誤り訂正符号のそれぞれ任意の
１ビットの位置を指定するテストビットデコーダを備
え、これによって上記ビット反転回路でのビット反転位
置がきめられることを特徴としている。
記憶装置と、上記記憶装置にアドレスを供給するアドレ
スレジスタと、上記記憶装置に書き込むデータを保持し
ている書き込みデータレジスタと、上記書き込みデータ
レジスタの出力が供給され、該出力が全ビット”０”の
時は誤り訂正符号を全ビット”０”にし、該出力が全ビ
ット”１”の時は誤り訂正符号を全ビット”１”にする
誤り訂正符号生成手段と、上記記憶装置の出力が供給さ
れ、制御信号によってオン・オフの制御がされ、反転す
べきビット位置が外部より指定された書き込みデータお
よび誤り訂正符号のうちの１ビットの値を反転し、これ
を上記記憶装置に書き込むビット反転回路と、上記ビッ
ト反転回路の出力および誤り訂正符号が供給され、これ
らの誤り検出と訂正を行う誤り訂正手段と、上記誤り訂
正手段により訂正された読みだしデータが供給され、こ
の値が全ビット”０”または全ビット”１”であること
を確認するデータチェック回路とを具備した記憶装置の
試験回路である。請求項４記載の発明は、請求項３記載
の記憶装置の試験回路において、上記アドレスレジスタ
の出力が供給され、これをデコードして上記の記憶装置
に書き込むデータおよび誤り訂正符号のそれぞれ任意の
１ビットの位置を指定するテストビットデコーダを備
え、これによって上記ビット反転回路でのビット反転位
置がきめられることを特徴としている。
【０００７】
【発明の実施の形態】次に、本発明の一実施形態につい
て図面を参照して説明する。図１は第１の実施形態のブ
ロック図であり、符号１０１は、１ビット誤りの検出・
訂正が可能なＲＡＭである。符号１０２は、前記ＲＡＭ
１０１への書き込み・読み出しアドレスを保持するアド
レスレジスタである。符号１０３は、前記ＲＡＭ１０１
への書き込みデータを保持する書き込みデータレジスタ
である。符号１０４は、前記書き込みデータレジスタ１
０３の値が全て”０”の時には誤り訂正符号を全て”
０”にし、前記書き込みデータレジスタ１０３の値が全
て”１”の時には誤り訂正符号を全て”１”にすること
が可能な、誤り訂正符号生成手段である。符号１０５
は、前記アドレスレジスタ１０２の出力をデコードして
書き込みデータ及び誤り訂正符号のうちの任意の１ビッ
トをデータビットの個数に対してもれなく指定するテス
トビットデコーダである。
て図面を参照して説明する。図１は第１の実施形態のブ
ロック図であり、符号１０１は、１ビット誤りの検出・
訂正が可能なＲＡＭである。符号１０２は、前記ＲＡＭ
１０１への書き込み・読み出しアドレスを保持するアド
レスレジスタである。符号１０３は、前記ＲＡＭ１０１
への書き込みデータを保持する書き込みデータレジスタ
である。符号１０４は、前記書き込みデータレジスタ１
０３の値が全て”０”の時には誤り訂正符号を全て”
０”にし、前記書き込みデータレジスタ１０３の値が全
て”１”の時には誤り訂正符号を全て”１”にすること
が可能な、誤り訂正符号生成手段である。符号１０５
は、前記アドレスレジスタ１０２の出力をデコードして
書き込みデータ及び誤り訂正符号のうちの任意の１ビッ
トをデータビットの個数に対してもれなく指定するテス
トビットデコーダである。
【０００８】符号１０６は、前記テストビットデコーダ
１０５によって指定された書き込みデータ及び誤り訂正
符号のうちの任意の１ビットを反転するビット反転回路
である。符号１０７は、前記ビット反転回路１０６を制
御する反転制御フラグである。符号１０８は、前記ＲＡ
Ｍ１０１から読み出した読み出しデータ及び誤り訂正符
号の１ビット誤りの検出・訂正を行う誤り訂正手段であ
る。符号１０９は、前記誤り訂正手段１０８により訂正
した読み出しデータが全ビット”０”または全ビット”
１”であることをチェックするデータチェック回路であ
る。ここで、上記反転制御フラグ１０７は、その値が”
０”の時にビット反転回路１０６を無効にし、値が”
１”の時にビット反転回路１０６を有効にしてテストビ
ットデコーダ１０５で指定された任意の１ビットを反転
させるものとし、テストビットデコーダ１０５はアドレ
スレジスタ１０２の値によりＲＡＭ１０１に書き込むデ
ータの全ビットの指定を網羅するものとする。
１０５によって指定された書き込みデータ及び誤り訂正
符号のうちの任意の１ビットを反転するビット反転回路
である。符号１０７は、前記ビット反転回路１０６を制
御する反転制御フラグである。符号１０８は、前記ＲＡ
Ｍ１０１から読み出した読み出しデータ及び誤り訂正符
号の１ビット誤りの検出・訂正を行う誤り訂正手段であ
る。符号１０９は、前記誤り訂正手段１０８により訂正
した読み出しデータが全ビット”０”または全ビット”
１”であることをチェックするデータチェック回路であ
る。ここで、上記反転制御フラグ１０７は、その値が”
０”の時にビット反転回路１０６を無効にし、値が”
１”の時にビット反転回路１０６を有効にしてテストビ
ットデコーダ１０５で指定された任意の１ビットを反転
させるものとし、テストビットデコーダ１０５はアドレ
スレジスタ１０２の値によりＲＡＭ１０１に書き込むデ
ータの全ビットの指定を網羅するものとする。
【０００９】次に、本発明の動作を、本構成において、
データレジスタ１０３に与えるデータビット数が１８ビ
ット、誤り訂正訂正符号生成手段１４で生成する誤り訂
正符号のビット数が６ビットの合計２４ビットのデータ
ビット数に対する誤り訂正機能のテストに全ビット”
０”のデータを利用する場合を例に説明する。図３は、
誤り訂正符号生成手段１０４で使用する誤り訂正符号表
を示している。図３の誤り訂正符号表によると、誤り訂
正符号Ｃ０は、Ｃ０の割り当てられた行において”１”
となるデータＤ００一Ｄ０８の排他的論理和で生成さ
れ、この時データＤ００一Ｄ１７が全て”０”ならばＣ
０の値は”０”となる。同様にＣ１一Ｃ５についても値
は０となるので、ＲＡＭ１０１に書き込む全２４ビット
を全て”０”にすることが出来る。従来の技術における
ＲＡＭ１０１のテストでは、反転制御フラグ１０７を”
０”としておきアドレスレジスタ１０２をＲＡＭ１０１
の先頭アドレスから最後のアドレスまでインクリメント
することにより前述のようにして生成した全２４ビット
の全て０のデータをＲＡＭ１０１の全アドレスに対して
書き込み、正しく全て”０”のデータを読み出すことで
テストを実施する。この時、誤り訂正手段１０８は読み
出したデータが正しいため訂正動作を行わない。
データレジスタ１０３に与えるデータビット数が１８ビ
ット、誤り訂正訂正符号生成手段１４で生成する誤り訂
正符号のビット数が６ビットの合計２４ビットのデータ
ビット数に対する誤り訂正機能のテストに全ビット”
０”のデータを利用する場合を例に説明する。図３は、
誤り訂正符号生成手段１０４で使用する誤り訂正符号表
を示している。図３の誤り訂正符号表によると、誤り訂
正符号Ｃ０は、Ｃ０の割り当てられた行において”１”
となるデータＤ００一Ｄ０８の排他的論理和で生成さ
れ、この時データＤ００一Ｄ１７が全て”０”ならばＣ
０の値は”０”となる。同様にＣ１一Ｃ５についても値
は０となるので、ＲＡＭ１０１に書き込む全２４ビット
を全て”０”にすることが出来る。従来の技術における
ＲＡＭ１０１のテストでは、反転制御フラグ１０７を”
０”としておきアドレスレジスタ１０２をＲＡＭ１０１
の先頭アドレスから最後のアドレスまでインクリメント
することにより前述のようにして生成した全２４ビット
の全て０のデータをＲＡＭ１０１の全アドレスに対して
書き込み、正しく全て”０”のデータを読み出すことで
テストを実施する。この時、誤り訂正手段１０８は読み
出したデータが正しいため訂正動作を行わない。
【００１０】一方、誤り訂正手段１０８のテストを行う
ために反転制御フラグ１０７を１としてビット反転回路
１０６を有効にすると、前述のようにして生成した全
て”０”のデータのうち、テストビットデコーダ１０５
で指定された任意の１ビットがビット反転回路１０６に
よって値を１に反転し、１ビットのみ誤りを持つ全て”
０”のデータが生成される。このようにして生成された
１ビット誤りを持つ全て”０”のデータは、アドレスレ
ジスタ１０２の値により１ビット誤りのビット位置を全
ビットに対して網羅するため、アドレスレジスタ１０２
を先頭アドレスから最後のアドレスまでインクリメント
することにより、ＲＡＭ１０１のデータ１８ビットの全
ビット位置に対して１ビットのみ誤りを持つ全ビット”
０”データを書き込むことが出来る。その後、アドレス
レジスタ１０２を先頭アドレスから最後のアドレスまで
インクリメントしてＲＡＭ１０１から１ビットのみ誤り
を持つ全ビット”０”のデータを読み出すが、この時誤
り訂正手段１０８は、図３の誤り訂正符号表に従い１ビ
ット誤りの検出・訂正を行う。
ために反転制御フラグ１０７を１としてビット反転回路
１０６を有効にすると、前述のようにして生成した全
て”０”のデータのうち、テストビットデコーダ１０５
で指定された任意の１ビットがビット反転回路１０６に
よって値を１に反転し、１ビットのみ誤りを持つ全て”
０”のデータが生成される。このようにして生成された
１ビット誤りを持つ全て”０”のデータは、アドレスレ
ジスタ１０２の値により１ビット誤りのビット位置を全
ビットに対して網羅するため、アドレスレジスタ１０２
を先頭アドレスから最後のアドレスまでインクリメント
することにより、ＲＡＭ１０１のデータ１８ビットの全
ビット位置に対して１ビットのみ誤りを持つ全ビット”
０”データを書き込むことが出来る。その後、アドレス
レジスタ１０２を先頭アドレスから最後のアドレスまで
インクリメントしてＲＡＭ１０１から１ビットのみ誤り
を持つ全ビット”０”のデータを読み出すが、この時誤
り訂正手段１０８は、図３の誤り訂正符号表に従い１ビ
ット誤りの検出・訂正を行う。
【００１１】誤り訂正手段１０８による１ビット誤りの
検出・訂正は、誤り訂正情報Ｓ０一Ｓ５を得ることで行
い、Ｓ０一Ｓ５のビットパタンによってＩビット誤りの
ビット位置を検出し訂正する。例えばＤ００が１ビット
誤りである場合のＳ０の値は、図３の誤り訂正符号表で
Ｓ０に割り当てられた行において”１”となるＤ００一
Ｄ０８及び誤り訂正符号Ｃ０の排他的論理和で生成さ
れ、Ｄ００が１ビット誤りである場合のＳ０の値は”
１”となる。同様にしてＳ１一Ｓ５までを生成して、Ｓ
０一Ｓ５の値１１０１００を得るが、このビットパタン
はＤ００の列に該当するためにＤ００が１ビット誤りで
あることを検出し、Ｄ００の値を反転することで正しい
値”０”に訂正する。誤り訂正手段１０８により正しく
訂正された全ビット”０”データは、データチェック回
路１０９により全ビット”０”チェックを行い、誤り訂
正機能が正常に動作することを確認するが、誤り訂正手
段１０８が正しく誤り訂正を行わなければ、データチェ
ック回路１０９は、全ビット”０”チェックで誤り訂正
機能が正常に動作しなかったことを検出する。
検出・訂正は、誤り訂正情報Ｓ０一Ｓ５を得ることで行
い、Ｓ０一Ｓ５のビットパタンによってＩビット誤りの
ビット位置を検出し訂正する。例えばＤ００が１ビット
誤りである場合のＳ０の値は、図３の誤り訂正符号表で
Ｓ０に割り当てられた行において”１”となるＤ００一
Ｄ０８及び誤り訂正符号Ｃ０の排他的論理和で生成さ
れ、Ｄ００が１ビット誤りである場合のＳ０の値は”
１”となる。同様にしてＳ１一Ｓ５までを生成して、Ｓ
０一Ｓ５の値１１０１００を得るが、このビットパタン
はＤ００の列に該当するためにＤ００が１ビット誤りで
あることを検出し、Ｄ００の値を反転することで正しい
値”０”に訂正する。誤り訂正手段１０８により正しく
訂正された全ビット”０”データは、データチェック回
路１０９により全ビット”０”チェックを行い、誤り訂
正機能が正常に動作することを確認するが、誤り訂正手
段１０８が正しく誤り訂正を行わなければ、データチェ
ック回路１０９は、全ビット”０”チェックで誤り訂正
機能が正常に動作しなかったことを検出する。
【００１２】続いて、本発明の第２の実施形態のブロッ
ク図である図２を用いて次の説明を行う。この図２の構
成において、図１と同じ符号を付されたものは、図１に
おけるものと同様であるので重複する説明は割愛する。
この図２を用いて、第２の実施形態の動作を、本構成に
おいて、データレジスタ１０３に与えるデータビット数
が１８ビット、誤り訂正符号生成手段１０４で生成する
誤り訂正符号のビット数が６ビットの合計２４ビットの
データビット数に対する誤り訂正機能のテストに全て”
１”のデータを利用する場合を例に説明する。図３は、
前記訂正符号生成手段１０４で使用する誤り訂正符号表
を示している。図３の誤り訂正符号表によると、誤り訂
正符号Ｃ０は、Ｃ０の割り当てられた行において”１”
となるデータＤ００〜Ｄ０８の排他的論理和で生成さ
れ、この時データＤ００一Ｄ１７が全て”１”ならばＣ
０の値は”１”となる。同様にＣ１一Ｃ５についても値
は”１”となるので、ＲＡＭ１０１に書き込む全２４ビ
ットを全て”１”にすることが出来る。従来の技術にお
けるＲＡＭ１０１のテストでは、アドレスレジスタ１０
２をＲＡＭ１０１の先頭アドレスから最後のアドレスま
でインクリメントすることにより前述のようにして生成
した全２４ビットの全ビット”１”のデータをＲＡＭ１
０１の全アドレスに対して書き込み、反転制御フラグ１
０７を”０”にしておいてＲＡＭ１０１から正しく全ビ
ット”１”のデータを読み出すことでテストを実施す
る。この時、誤り訂正手段１０８は読み出したデータが
正しいため訂正動作を行わない。
ク図である図２を用いて次の説明を行う。この図２の構
成において、図１と同じ符号を付されたものは、図１に
おけるものと同様であるので重複する説明は割愛する。
この図２を用いて、第２の実施形態の動作を、本構成に
おいて、データレジスタ１０３に与えるデータビット数
が１８ビット、誤り訂正符号生成手段１０４で生成する
誤り訂正符号のビット数が６ビットの合計２４ビットの
データビット数に対する誤り訂正機能のテストに全て”
１”のデータを利用する場合を例に説明する。図３は、
前記訂正符号生成手段１０４で使用する誤り訂正符号表
を示している。図３の誤り訂正符号表によると、誤り訂
正符号Ｃ０は、Ｃ０の割り当てられた行において”１”
となるデータＤ００〜Ｄ０８の排他的論理和で生成さ
れ、この時データＤ００一Ｄ１７が全て”１”ならばＣ
０の値は”１”となる。同様にＣ１一Ｃ５についても値
は”１”となるので、ＲＡＭ１０１に書き込む全２４ビ
ットを全て”１”にすることが出来る。従来の技術にお
けるＲＡＭ１０１のテストでは、アドレスレジスタ１０
２をＲＡＭ１０１の先頭アドレスから最後のアドレスま
でインクリメントすることにより前述のようにして生成
した全２４ビットの全ビット”１”のデータをＲＡＭ１
０１の全アドレスに対して書き込み、反転制御フラグ１
０７を”０”にしておいてＲＡＭ１０１から正しく全ビ
ット”１”のデータを読み出すことでテストを実施す
る。この時、誤り訂正手段１０８は読み出したデータが
正しいため訂正動作を行わない。
【００１３】一方、誤り訂正手段１０８のテストを行う
ために、アドレスレジスタ１０２を先頭アドレスから最
後のアドレスまでインクリメントすることにより、全ビ
ット”１”のデータをＲＡＭ１０１の全アドレスに対し
て書き込む。その後、反転制御フラグ１０７を”１”と
してビット反転回路１０６を有効にしておき、アドレス
レジスタ１０２を先頭アドレスから最後のアドレスまで
インクリメントしてＲＡＭ１０１から全ビット”１”デ
ータを読み出すと、全ビット”１”のデータのうち、テ
ストビットデコーダ１０５で指定された任意の１ビット
がビット反転回路１０６によって値を”０”に反転し、
１ビットのみ誤りを持つ全ビット”１”のデータとして
読み出される。テストビットデコーダ１０５はアドレス
レジスタ１０２の値により１ビット誤りのビット位置を
全ビットに対して網羅する。このようにして１ビット誤
りを持つ全ビット”１”のデータをＲＡＭ１０１からビ
ット反転回路１０６を経由して読み出すが、この時誤り
訂正手段１０８は図３の誤り訂正符号表に従い１ビット
誤りの検出・訂正を行う。誤り訂正手段１０８による１
ビット誤りの検出・訂正は、上記の第１の実施形態の箇
所において記述したものと全く同じであるのでその説明
は割愛する。
ために、アドレスレジスタ１０２を先頭アドレスから最
後のアドレスまでインクリメントすることにより、全ビ
ット”１”のデータをＲＡＭ１０１の全アドレスに対し
て書き込む。その後、反転制御フラグ１０７を”１”と
してビット反転回路１０６を有効にしておき、アドレス
レジスタ１０２を先頭アドレスから最後のアドレスまで
インクリメントしてＲＡＭ１０１から全ビット”１”デ
ータを読み出すと、全ビット”１”のデータのうち、テ
ストビットデコーダ１０５で指定された任意の１ビット
がビット反転回路１０６によって値を”０”に反転し、
１ビットのみ誤りを持つ全ビット”１”のデータとして
読み出される。テストビットデコーダ１０５はアドレス
レジスタ１０２の値により１ビット誤りのビット位置を
全ビットに対して網羅する。このようにして１ビット誤
りを持つ全ビット”１”のデータをＲＡＭ１０１からビ
ット反転回路１０６を経由して読み出すが、この時誤り
訂正手段１０８は図３の誤り訂正符号表に従い１ビット
誤りの検出・訂正を行う。誤り訂正手段１０８による１
ビット誤りの検出・訂正は、上記の第１の実施形態の箇
所において記述したものと全く同じであるのでその説明
は割愛する。
【００１４】以上、述べたように、誤り訂正機能を持つ
ＲＡＭのテスト方式として、ＲＡＭの全ビットに対し
て”０”を書いて正しく読み出せることと、”１”を書
いて正しく読み出せることを実施することにより短時間
で効率的なＲＡＭテストを可能にする一方で、誤り訂正
機能のテストにおいて、請求項１に基づいた実施形態で
は、ＲＡＭの全ビットに対して値”０”、またはＲＡＭ
の全ビットに対して値”１”を書く際、全ビット位置を
網羅可能なビット位置情報をＲＡＭのアドレスから得る
ことにより任意の１ビットを反転してからＲＡＭに書き
込み、読み出す時に反転したビットが誤り訂正機能で正
しく訂正されることをテストする。このため、誤り訂正
機能を持つＲＡＭの短時間で網羅的なＲＡＭテスト方式
を利用することによって、少ないハードウェアの投資
で、効率的かつ網羅的な誤り訂正機能のテストを実現す
る。同様に、第２の実施形態では、ＲＡＭの全ビットに
対して”０”、またはＲＡＭの全ビットに対して”１”
をＲＡＭに書き込み、読み出す際に全ビット位置を網羅
可能なビット位置情報をＲＡＭのアドレスから得ること
により任意の１ビットを反転して読み出し、反転したビ
ットが誤り訂正機能で正しく訂正されることをテストす
る。このため、誤り訂正機能を持つＲＡＭの短時間で網
羅的なＲＡＭテスト方式を利用することによって、少な
いハードウェアの投資で、効率的かつ網羅的な誤り訂正
機能のテストを実現する。
ＲＡＭのテスト方式として、ＲＡＭの全ビットに対し
て”０”を書いて正しく読み出せることと、”１”を書
いて正しく読み出せることを実施することにより短時間
で効率的なＲＡＭテストを可能にする一方で、誤り訂正
機能のテストにおいて、請求項１に基づいた実施形態で
は、ＲＡＭの全ビットに対して値”０”、またはＲＡＭ
の全ビットに対して値”１”を書く際、全ビット位置を
網羅可能なビット位置情報をＲＡＭのアドレスから得る
ことにより任意の１ビットを反転してからＲＡＭに書き
込み、読み出す時に反転したビットが誤り訂正機能で正
しく訂正されることをテストする。このため、誤り訂正
機能を持つＲＡＭの短時間で網羅的なＲＡＭテスト方式
を利用することによって、少ないハードウェアの投資
で、効率的かつ網羅的な誤り訂正機能のテストを実現す
る。同様に、第２の実施形態では、ＲＡＭの全ビットに
対して”０”、またはＲＡＭの全ビットに対して”１”
をＲＡＭに書き込み、読み出す際に全ビット位置を網羅
可能なビット位置情報をＲＡＭのアドレスから得ること
により任意の１ビットを反転して読み出し、反転したビ
ットが誤り訂正機能で正しく訂正されることをテストす
る。このため、誤り訂正機能を持つＲＡＭの短時間で網
羅的なＲＡＭテスト方式を利用することによって、少な
いハードウェアの投資で、効率的かつ網羅的な誤り訂正
機能のテストを実現する。
【００１５】これらにより、上で提示した、第一の問題
点である、あらかじめ適当な１ビットの誤りを持つテス
トバタンをデータビットの個数分用意する場合、複数個
のテストパタンが必要な上に誤り訂正機能のテストが短
時間で実施出来ないという問題点を解決し、第二の問題
点である、あらかじめ適当なテストパタンに対して誤り
訂正符号を生成し、これをＲＡＭに書き込んだのち、読
み出す段階で任意の１ビットを反転して１ビット誤りを
持つデータを擬似的に作りだすとともにあらかじめ期待
すべき誤り訂正結果を作り出しておいて、誤り訂正テス
トを実施した結果と比較する場合には、用意するテスト
パタンは少なくできるが誤り訂正機能のテストが網羅的
でなくまた専用のハードウエアを投資しなければならな
いという問題点を解決することができる。
点である、あらかじめ適当な１ビットの誤りを持つテス
トバタンをデータビットの個数分用意する場合、複数個
のテストパタンが必要な上に誤り訂正機能のテストが短
時間で実施出来ないという問題点を解決し、第二の問題
点である、あらかじめ適当なテストパタンに対して誤り
訂正符号を生成し、これをＲＡＭに書き込んだのち、読
み出す段階で任意の１ビットを反転して１ビット誤りを
持つデータを擬似的に作りだすとともにあらかじめ期待
すべき誤り訂正結果を作り出しておいて、誤り訂正テス
トを実施した結果と比較する場合には、用意するテスト
パタンは少なくできるが誤り訂正機能のテストが網羅的
でなくまた専用のハードウエアを投資しなければならな
いという問題点を解決することができる。
【００１６】なお、上記の実施形態の説明で、ビット反
転回路１０６におけるビット反転位置をテストビットデ
コーダ１０５によって決めているが、これは必ずしもテ
ストビットデコーダによらずに、他の手段や回路によっ
て決めても構わない。
転回路１０６におけるビット反転位置をテストビットデ
コーダ１０５によって決めているが、これは必ずしもテ
ストビットデコーダによらずに、他の手段や回路によっ
て決めても構わない。
【００１７】
【発明の効果】以上説明したように、誤り訂正機能を持
つＲＡＭのテスト方式として、ＲＡＭの全ビットに対し
て”０”を書いて正しく読み出し、”１”を書いて正し
く読み出すという短時間で網羅的なＲＡＭテスト方式を
利用することによって、少ないハードウエアの投資で、
効率的かつ網羅的な誤り訂正機能のテストを実現出来る
という効果を得ることができる。
つＲＡＭのテスト方式として、ＲＡＭの全ビットに対し
て”０”を書いて正しく読み出し、”１”を書いて正し
く読み出すという短時間で網羅的なＲＡＭテスト方式を
利用することによって、少ないハードウエアの投資で、
効率的かつ網羅的な誤り訂正機能のテストを実現出来る
という効果を得ることができる。
【図１】 本発明の第１の実施形態による記憶装置の試
験回路のブロック図である。
験回路のブロック図である。
【図２】 本発明の第２の実施形態による記憶装置の試
験回路のブロック図である。
験回路のブロック図である。
【図３】 誤り訂正符号の生成と誤り訂正するビット位
置を検出するための誤り訂正符号表である。
置を検出するための誤り訂正符号表である。
１０１…ＲＡＭ、 １０２…アドレスレジスタ、 １０３…書き込みデータレジスタ、 １０４…誤り訂正符号生成手段、 １０５…テストビットデコーダ、 １０６…ビット反転回路、 １０７…反転制御フラグ、 １０８…誤り検出・訂正手段、 １０９…データチェック回路
Claims (4)
- 【請求項１】 読み書きが可能な記憶装置と、 上記記憶装置にアドレスを供給するアドレスレジスタ
と、 上記記憶装置に書き込むデータを保持している書き込み
データレジスタと、 上記書き込みデータレジスタの出力が供給され、該出力
が全ビット”０”の時は誤り訂正符号を全ビット”０”
にし、該出力が全ビット”１”の時は誤り訂正符号を全
ビット”１”にする誤り訂正符号生成手段と、 上記誤り訂正符号生成手段の出力である誤り訂正符号が
供給され、制御信号によってオン・オフの制御がされ、
反転すべきビット位置が外部より指定された書き込みデ
ータおよび誤り訂正符号のうちの１ビットの値を反転
し、これを上記記憶装置に書き込むビット反転回路と、 上記記憶装置から読みだした読みだしデータおよび誤り
訂正符号が供給され、これらの誤り検出と訂正を行う誤
り訂正手段と、 上記誤り訂正手段により訂正された読みだしデータが供
給され、この値が全ビット”０”または全ビット”１”
であることを確認するデータチェック回路とを具備した
記憶装置の試験回路。 - 【請求項２】 上記アドレスレジスタの出力が供給さ
れ、これをデコードして上記の記憶装置に書き込むデー
タおよび誤り訂正符号のそれぞれ任意の１ビットの位置
を指定するテストビットデコーダを備え、これによって
上記ビット反転回路でのビット反転位置は決められるこ
とを特徴とする請求項１記載の記憶装置の試験回路。 - 【請求項３】 読み書きが可能な記憶装置と、 上記記憶装置にアドレスを供給するアドレスレジスタ
と、 上記記憶装置に書き込むデータを保持している書き込み
データレジスタと、 上記書き込みデータレジスタの出力が供給され、該出力
が全ビット”０”の時は誤り訂正符号を全ビット”０”
にし、該出力が全ビット”１”の時は誤り訂正符号を全
ビット”１”にする誤り訂正符号生成手段と、 上記記憶装置の出力が供給され、制御信号によってオン
・オフの制御がされ、反転すべきビット位置が外部より
指定された書き込みデータおよび誤り訂正符号のうちの
１ビットの値を反転し、これを上記記憶装置に書き込む
ビット反転回路と、 上記ビット反転回路の出力および誤り訂正符号が供給さ
れ、これらの誤り検出と訂正を行う誤り訂正手段と、 上記誤り訂正手段により訂正された読みだしデータが供
給され、この値が全ビット”０”または全ビット”１”
であることを確認するデータチェック回路とを具備した
記憶装置の試験回路。 - 【請求項４】 上記アドレスレジスタの出力が供給さ
れ、これをデコードして上記の記憶装置に書き込むデー
タおよび誤り訂正符号のそれぞれ任意の１ビットの位置
を指定するテストビットデコーダを備え、これによって
上記ビット反転回路でのビット反転位置がきめられるこ
とを特徴とする請求項３記載の記憶装置の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121324A JPH10312337A (ja) | 1997-05-12 | 1997-05-12 | 記憶装置の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121324A JPH10312337A (ja) | 1997-05-12 | 1997-05-12 | 記憶装置の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312337A true JPH10312337A (ja) | 1998-11-24 |
Family
ID=14808442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121324A Pending JPH10312337A (ja) | 1997-05-12 | 1997-05-12 | 記憶装置の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312337A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531681A (ja) * | 2011-09-29 | 2014-11-27 | インテル・コーポレーション | メモリにエラーを注入する方法および装置 |
| JPWO2015111176A1 (ja) * | 2014-01-24 | 2017-03-23 | 株式会社日立製作所 | プログラマブルデバイス、エラー保持システム、及び電子システム装置 |
| CN117558331A (zh) * | 2024-01-12 | 2024-02-13 | 杭州广立微电子股份有限公司 | 一种用于高密度测试芯片地址稳定性的检测方法及装置 |
-
1997
- 1997-05-12 JP JP9121324A patent/JPH10312337A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531681A (ja) * | 2011-09-29 | 2014-11-27 | インテル・コーポレーション | メモリにエラーを注入する方法および装置 |
| JPWO2015111176A1 (ja) * | 2014-01-24 | 2017-03-23 | 株式会社日立製作所 | プログラマブルデバイス、エラー保持システム、及び電子システム装置 |
| US10095570B2 (en) | 2014-01-24 | 2018-10-09 | Hitachi, Ltd. | Programmable device, error storage system, and electronic system device |
| CN117558331A (zh) * | 2024-01-12 | 2024-02-13 | 杭州广立微电子股份有限公司 | 一种用于高密度测试芯片地址稳定性的检测方法及装置 |
| CN117558331B (zh) * | 2024-01-12 | 2024-04-26 | 杭州广立微电子股份有限公司 | 一种用于高密度测试芯片地址稳定性的检测方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2821278B2 (ja) | 半導体集積回路 | |
| JP2001351398A (ja) | 記憶装置 | |
| JPH01201736A (ja) | マイクロコンピュータ | |
| US7398439B2 (en) | Semiconductor device with memory and method for memory test | |
| GB2201016A (en) | Memories and the testing thereof | |
| JPH10312337A (ja) | 記憶装置の試験回路 | |
| JPH0212445A (ja) | 記憶装置 | |
| JP2908272B2 (ja) | 情報処理装置 | |
| JPH04141900A (ja) | 半導体集積回路 | |
| JP4742553B2 (ja) | 記憶装置 | |
| JPH03142800A (ja) | 電気的消去・書き込み可能なプログラマブル・リード・オンリー・メモリ | |
| JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
| JP3095088B2 (ja) | 半導体メモリ試験装置 | |
| JPH04341998A (ja) | メモリ回路 | |
| JPH01260699A (ja) | 記憶回路 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JPH0287397A (ja) | 半導体集積回路 | |
| JPH03186954A (ja) | アドレスエラー検出方式 | |
| JPS6167162A (ja) | メモリチエツク回路 | |
| JPH11167497A (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
| JPH0256656A (ja) | メモリシステム | |
| JPH0520215A (ja) | 情報処理装置 | |
| KR19990081541A (ko) | 메모리 반도체의 라이트장치 및 방법 | |
| JPH0553924A (ja) | 記憶装置の試験方式 | |
| JPH0573437A (ja) | メモリパリテイ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010220 |