JPH04142767A - 半導体用リードフレーム - Google Patents
半導体用リードフレームInfo
- Publication number
- JPH04142767A JPH04142767A JP2265764A JP26576490A JPH04142767A JP H04142767 A JPH04142767 A JP H04142767A JP 2265764 A JP2265764 A JP 2265764A JP 26576490 A JP26576490 A JP 26576490A JP H04142767 A JPH04142767 A JP H04142767A
- Authority
- JP
- Japan
- Prior art keywords
- island
- lead
- corner
- semiconductor chip
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体用リードフレームに関し、特にアイラン
ドの角にアイランド支持リードを結続しアイランド周囲
にリードを配置した多ビン半導体用リードフレームに関
する。
ドの角にアイランド支持リードを結続しアイランド周囲
にリードを配置した多ビン半導体用リードフレームに関
する。
従来の半導体用リードフレーム（以下リードフレームと
記す）は、第４図に示すように、アイランド１１とアイ
ランド支持リード２が結続される部分の形状を互いに直
交する直線で構成することが常である。
記す）は、第４図に示すように、アイランド１１とアイ
ランド支持リード２が結続される部分の形状を互いに直
交する直線で構成することが常である。
この従来のリードフレームでは、アイランド１１にマウ
ントされた半導体チ・ノブ３のアイランド支持リード２
結続部付近にある外部配線用Ｒ・７ド４からアイランド
支持リード２に隣接するり−ド５へワイヤを配線する場
合に、ワイヤがアイランド支持リード２と同じ方向、即
ち、アイランド１１に対し４５度に近い角度で配線され
る為に他の配線に比ベワイヤの長さのアイランド１１領
域内に占める割合が多くなる。
ントされた半導体チ・ノブ３のアイランド支持リード２
結続部付近にある外部配線用Ｒ・７ド４からアイランド
支持リード２に隣接するり−ド５へワイヤを配線する場
合に、ワイヤがアイランド支持リード２と同じ方向、即
ち、アイランド１１に対し４５度に近い角度で配線され
る為に他の配線に比ベワイヤの長さのアイランド１１領
域内に占める割合が多くなる。
ワイヤの形状は、第５図に示すように、半導体チップ３
上の外部配線用パッド４がら一旦は真上に伸びなワイヤ
６が滑らがなカーブを描きながら頂点を通過後、なだら
かな加工を伴ってリード５へ向かう為、パッド４とリー
ド５間のワイヤ６を横切るアイランド１１の外周がリー
ド５側に近い程アイランド１１の外縁にワイヤ６が接触
する恐れが大きくなるという問題点がある。
上の外部配線用パッド４がら一旦は真上に伸びなワイヤ
６が滑らがなカーブを描きながら頂点を通過後、なだら
かな加工を伴ってリード５へ向かう為、パッド４とリー
ド５間のワイヤ６を横切るアイランド１１の外周がリー
ド５側に近い程アイランド１１の外縁にワイヤ６が接触
する恐れが大きくなるという問題点がある。
ワイヤ６がアイランド支持リード２の上を通過する場合
にもワイヤ６とアイランド支持リード２の交点がリード
５側に近ずく為、接触の恐れは増大するという問題点が
ある。
にもワイヤ６とアイランド支持リード２の交点がリード
５側に近ずく為、接触の恐れは増大するという問題点が
ある。
本発明の目的は、ワイヤがアイランドまたはアイランド
支持リードに接触することのないリードフレームを提供
することにある。
支持リードに接触することのないリードフレームを提供
することにある。
本発明は、
ｌ、半導体チップを搭載するアイランドと、該アイラン
ドの角に結続するアイランド支持リードと、前記アイラ
ンドの周囲に配置されたリードとを有する半導体用リー
ドフレームにおいて、前記アイランド支持リードと結続
する前記アイランドの角を丸め、かつ、前記アイランド
支持リードを厚さと同一の巾となっている。
ドの角に結続するアイランド支持リードと、前記アイラ
ンドの周囲に配置されたリードとを有する半導体用リー
ドフレームにおいて、前記アイランド支持リードと結続
する前記アイランドの角を丸め、かつ、前記アイランド
支持リードを厚さと同一の巾となっている。
２、前記アイランド支持リードと結続するアイランドの
角が面取りの形状となっている。
角が面取りの形状となっている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図、第２図は第１図の
リードフレームに半導体チップを搭載した部分拡大平面
図、第３図は半導体チップがアイランドに許容限度まで
ずれて固着された状態を示す平面図である。
リードフレームに半導体チップを搭載した部分拡大平面
図、第３図は半導体チップがアイランドに許容限度まで
ずれて固着された状態を示す平面図である。
第１図〜第３図に示すように、アイランド１は、半導体
チップ３の搭載すれと接着剤のはみ出し７を許容する大
きさとなるよう寸法が決められる。
チップ３の搭載すれと接着剤のはみ出し７を許容する大
きさとなるよう寸法が決められる。
半導体チップ３は、アイランド１上に接着剤により固着
されるが、確実な固着が確認できるように、半導体チッ
プ３より接着剤がはみ出すよう接着剤が供給される６接
着剤のはみ出し７は、半導体チップ３の角部では見られ
ない。従って、アイランド１の大きさは、半導体チップ
３の大きさ。
されるが、確実な固着が確認できるように、半導体チッ
プ３より接着剤がはみ出すよう接着剤が供給される６接
着剤のはみ出し７は、半導体チップ３の角部では見られ
ない。従って、アイランド１の大きさは、半導体チップ
３の大きさ。
半導体チップ３搭載時のずれ及び接着剤のはみ出し巾ａ
で決まり、アイランド１角部の形状は接着剤のはみ出し
７を考慮せずともよい、接着剤はみ出し７がアイランド
１内に収まる許容限度まで半導体チップ３がずれた場合
を想定し、その際に、半導体チップ３角部に接する円を
アイランド１角部の形状としてもさしつかえない。
で決まり、アイランド１角部の形状は接着剤のはみ出し
７を考慮せずともよい、接着剤はみ出し７がアイランド
１内に収まる許容限度まで半導体チップ３がずれた場合
を想定し、その際に、半導体チップ３角部に接する円を
アイランド１角部の形状としてもさしつかえない。
半導体チップ３角部に接する円の半径、即ち、アイラン
ド角部丸み半径Ｒは、次式で示される。
ド角部丸み半径Ｒは、次式で示される。
Ｒ＝３． ４ａ Ｃ（Ｒ＋ｒΣ ａ）２ ＝２Ｒ２よ
リ〕上述のように、アイランド１角部の形状を決めた
後、アイランド支持リード２をアイランド１角部に結続
するが、バッド４とリード５間を結ぶワイヤ６がアイラ
ンド支持リード２を横切らぬようアイランド支持リード
２の巾を強度及び加工を考慮した上で少くとも厚さと同
じ巾まで狭くする。
リ〕上述のように、アイランド１角部の形状を決めた
後、アイランド支持リード２をアイランド１角部に結続
するが、バッド４とリード５間を結ぶワイヤ６がアイラ
ンド支持リード２を横切らぬようアイランド支持リード
２の巾を強度及び加工を考慮した上で少くとも厚さと同
じ巾まで狭くする。
第３図の状態においてチップ各部に接する面取りをアイ
ランド１角部に施しても同様の効果が得られる。
ランド１角部に施しても同様の効果が得られる。
以上説明したように本発明は、機能を損なわない範囲て
アイランドの角を丸め、あるいは、面取し、かつ、アイ
ランド支持リードの巾を狭くすることにより、アイラン
ド支持リードに隣接するリードへワイヤを配線する場合
に於て、ワイヤの長さのアイランド領域内に占める割合
を少くできる為、ワイヤのアイランド外縁あるいはアイ
ランド支持リードへの接触が低減できるという効果を有
する。
アイランドの角を丸め、あるいは、面取し、かつ、アイ
ランド支持リードの巾を狭くすることにより、アイラン
ド支持リードに隣接するリードへワイヤを配線する場合
に於て、ワイヤの長さのアイランド領域内に占める割合
を少くできる為、ワイヤのアイランド外縁あるいはアイ
ランド支持リードへの接触が低減できるという効果を有
する。
従来のリードフレームでは、アイランド領域内に占める
ワイヤの長さの割合が３６％であったものが本実施例に
よるリードフレームで２８％に改善されることが判明し
ている。
ワイヤの長さの割合が３６％であったものが本実施例に
よるリードフレームで２８％に改善されることが判明し
ている。
第１図は本発明の一実施例の平面図、第２図は第１図の
リードフレームに半導体チップを搭載した部分拡大平面
図、第３図は半導体チップがアイランドに許容限度まで
ずれて固着された状態を示す平面図、第４図は従来のリ
ードフレームに半導体チップが搭載され配線された状態
の一例の平面図、第５図は半導体チップとリードを結ぶ
ワイヤの形状の一例の側面図である。 １．１１・・・アイランド、２・・・アイランド支持リ
ード、３・・・半導体チップ、４・・・パッド、５・・
・リード、６・・・ワイヤ、７・・・接着剤はみ出し。
リードフレームに半導体チップを搭載した部分拡大平面
図、第３図は半導体チップがアイランドに許容限度まで
ずれて固着された状態を示す平面図、第４図は従来のリ
ードフレームに半導体チップが搭載され配線された状態
の一例の平面図、第５図は半導体チップとリードを結ぶ
ワイヤの形状の一例の側面図である。 １．１１・・・アイランド、２・・・アイランド支持リ
ード、３・・・半導体チップ、４・・・パッド、５・・
・リード、６・・・ワイヤ、７・・・接着剤はみ出し。
Claims (1)
- 【特許請求の範囲】 １、半導体チップを搭載するアイランドと、該アイラン
ドの角に結続するアイランド支持リードと、前記アイラ
ンドの周囲に配置されたリードとを有する半導体用リー
ドフレームにおいて、前記アイランド支持リードと結続
する前記アイランドの角を丸め、かつ、前記アイランド
支持リードを厚さと同一の巾としたことを特徴とする半
導体用リードフレーム。 ２、前記アイランド支持リードと結続するアイランドの
角を面取りの形状としたことを特徴とする請求項１記載
の半導体用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265764A JPH04142767A (ja) | 1990-10-03 | 1990-10-03 | 半導体用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265764A JPH04142767A (ja) | 1990-10-03 | 1990-10-03 | 半導体用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142767A true JPH04142767A (ja) | 1992-05-15 |
Family
ID=17421698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265764A Pending JPH04142767A (ja) | 1990-10-03 | 1990-10-03 | 半導体用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594274A (en) * | 1993-07-01 | 1997-01-14 | Nec Corporation | Lead frame for use in a semiconductor device and method of manufacturing the semiconductor device using the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516450A (en) * | 1978-07-24 | 1980-02-05 | Hitachi Ltd | Semiconductor device |
| JPS62188350A (ja) * | 1986-02-14 | 1987-08-17 | Nec Ic Microcomput Syst Ltd | リ−ドフレ−ム |
| JPS63164254A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-10-03 JP JP2265764A patent/JPH04142767A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516450A (en) * | 1978-07-24 | 1980-02-05 | Hitachi Ltd | Semiconductor device |
| JPS62188350A (ja) * | 1986-02-14 | 1987-08-17 | Nec Ic Microcomput Syst Ltd | リ−ドフレ−ム |
| JPS63164254A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594274A (en) * | 1993-07-01 | 1997-01-14 | Nec Corporation | Lead frame for use in a semiconductor device and method of manufacturing the semiconductor device using the same |
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