JPH04145551A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04145551A JPH04145551A JP26893890A JP26893890A JPH04145551A JP H04145551 A JPH04145551 A JP H04145551A JP 26893890 A JP26893890 A JP 26893890A JP 26893890 A JP26893890 A JP 26893890A JP H04145551 A JPH04145551 A JP H04145551A
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- JP
- Japan
- Prior art keywords
- memory
- timing generator
- timing
- microprocessor
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 65
- 230000003068 static effect Effects 0.000 abstract description 9
- 238000013507 mapping Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサのバス・インタフェース
に間し、特にタイミング・ジェネレータ内蔵のマイクロ
プロセッサに関する。
に間し、特にタイミング・ジェネレータ内蔵のマイクロ
プロセッサに関する。
従来のマイクロプロセッサでは、外部のメモリをアクセ
スする場合、バスのタイミングはメモリの種類とは全く
無関係に、マイクロプロセッサ固有のバス・タイミング
及びコントロール信号を出力する構成となっていた。
スする場合、バスのタイミングはメモリの種類とは全く
無関係に、マイクロプロセッサ固有のバス・タイミング
及びコントロール信号を出力する構成となっていた。
第４図は、従来のマイクロプロセッサのバス・コントロ
ール・ユニットを示している。バス・コントロール・ユ
ニット内には、１つのステータス・コントロール部１０
１しがなく、そのマイクロプロセッサ固有のコントロー
ル信号１０２が出力される。したがって外部に複数の種
類のメモリを接続する場合には、このコントロール信号
を外部回路によりメモリの種類に応じたタイミングに変
更する必要があった。
ール・ユニットを示している。バス・コントロール・ユ
ニット内には、１つのステータス・コントロール部１０
１しがなく、そのマイクロプロセッサ固有のコントロー
ル信号１０２が出力される。したがって外部に複数の種
類のメモリを接続する場合には、このコントロール信号
を外部回路によりメモリの種類に応じたタイミングに変
更する必要があった。
現在、マイクロプロセッサに接続されるメモリの種類は
複数となる場合が多く、従来の１つのバス、インタフェ
ースによるバス・タイミング及びコントロール信号の生
成では、外部回路によるメモリに合わせたタイミング信
号の生成が必要となるばかりではなく、マイクロプロセ
ッサから出力される信号をもとにしたタイミング信号の
生成では、外部回路による信号の遅延が生じ、高速なメ
モリを必要とする場合もあった。
複数となる場合が多く、従来の１つのバス、インタフェ
ースによるバス・タイミング及びコントロール信号の生
成では、外部回路によるメモリに合わせたタイミング信
号の生成が必要となるばかりではなく、マイクロプロセ
ッサから出力される信号をもとにしたタイミング信号の
生成では、外部回路による信号の遅延が生じ、高速なメ
モリを必要とする場合もあった。
本発明の目的は、外部回路を用いることなく複数の種類
のメモリと接続できるマイクロプロセッサを提供するこ
とにある。
のメモリと接続できるマイクロプロセッサを提供するこ
とにある。
本発明のマイクロプロセッサは、外部に接続されるメモ
リの種類に応じて各メモリの種類とアドレス範囲を設定
するレジスタと、前記各メモリに対応したり−ド／ライ
ト・タイミングを発生する複数のタイミング・ジェネレ
ータと、アドレス範囲を設定する前記レジスタの内容に
応じてタイミング・ジェネレータを選択するタイミング
・ジェネレータ選択回路とを有することを特徴とする。
リの種類に応じて各メモリの種類とアドレス範囲を設定
するレジスタと、前記各メモリに対応したり−ド／ライ
ト・タイミングを発生する複数のタイミング・ジェネレ
ータと、アドレス範囲を設定する前記レジスタの内容に
応じてタイミング・ジェネレータを選択するタイミング
・ジェネレータ選択回路とを有することを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。プロセッサ部１が出力する内部アドレス・バス９の内
容に応じて、メモリ設定レジスタ群２は、あらかじめプ
ログラムによって設定された、各メモリ（本実施例では
スタティックＲＡＭ。
。プロセッサ部１が出力する内部アドレス・バス９の内
容に応じて、メモリ設定レジスタ群２は、あらかじめプ
ログラムによって設定された、各メモリ（本実施例では
スタティックＲＡＭ。
ダイナミックＲＡＭ、ＲＯＭの３種類）のアドレス範囲
のデータをタイミング・ジェネレータ選択回路３に入力
する。このタイミング・ジェネレータ選択回路３は、各
メモリのタイミング・ジェネレータであるスタティック
ＲＡＭ、タイミング・ジェネレータ４．ダイナミツクＲ
ＡＭ、タイミング・ジェネレータ５及びＲＯＭ、タイミ
ングジェネレータ６のいずれかを選択し、プロセッサ部
１がアクセスするメモリの種類に応じて、各タイミング
・ジェネレータがメモリに最適なタイミングコントロー
ル信号８を出力する。
のデータをタイミング・ジェネレータ選択回路３に入力
する。このタイミング・ジェネレータ選択回路３は、各
メモリのタイミング・ジェネレータであるスタティック
ＲＡＭ、タイミング・ジェネレータ４．ダイナミツクＲ
ＡＭ、タイミング・ジェネレータ５及びＲＯＭ、タイミ
ングジェネレータ６のいずれかを選択し、プロセッサ部
１がアクセスするメモリの種類に応じて、各タイミング
・ジェネレータがメモリに最適なタイミングコントロー
ル信号８を出力する。
また、第２図は各メモリのアドレス範囲を設定するメモ
リ設定レジスタ群の各レジスタを示しており、スタティ
ックＲＡＭの開始アドレス、終了アドレスをスタティッ
クＲＡＭ開始アドレス・レジスタ１３．メタティングＲ
ＡＭ終了アドレスレジスタ１４に設定する。ダイナミッ
クＲＡＭの開始アドレス及び終了アドレスは、ダイナミ
ックＲＡＭ開始アドレス・レジスタ１５．ダイナミック
ＲＡＭ終了アドレス・レジスタ１６に、ＲＯＭの開始ア
ドレスと終了アドレスは、ＲＯＭ開始アドレス・レジス
タ１７．ＲＯＭ終了アドレス・レジスタ１８に設定する
。
リ設定レジスタ群の各レジスタを示しており、スタティ
ックＲＡＭの開始アドレス、終了アドレスをスタティッ
クＲＡＭ開始アドレス・レジスタ１３．メタティングＲ
ＡＭ終了アドレスレジスタ１４に設定する。ダイナミッ
クＲＡＭの開始アドレス及び終了アドレスは、ダイナミ
ックＲＡＭ開始アドレス・レジスタ１５．ダイナミック
ＲＡＭ終了アドレス・レジスタ１６に、ＲＯＭの開始ア
ドレスと終了アドレスは、ＲＯＭ開始アドレス・レジス
タ１７．ＲＯＭ終了アドレス・レジスタ１８に設定する
。
次に他の実施例として、メモリ設定レジスタ群の設定の
簡略化を図るために、メモリ設定レジスタ群の代わりに
第３図に示すメモリ境界設定レジスタを使用した例を説
明する。本実施例では、メモリ空間を３種類のメモリ（
スタティックＲＡＭ、ダイナミックＲＡＭ、ＲＯＭ＞に
対応するように３分割するために２つのメモリ境界アド
レスを設定する方式をとる。メモリ境界設定レジスタ１
９中の上位メモリ境界フィールド２０と下位メモリ境界
フィーバウド２１とによりメモリ空間を３分割するため
境界アドレスを設定する。
簡略化を図るために、メモリ設定レジスタ群の代わりに
第３図に示すメモリ境界設定レジスタを使用した例を説
明する。本実施例では、メモリ空間を３種類のメモリ（
スタティックＲＡＭ、ダイナミックＲＡＭ、ＲＯＭ＞に
対応するように３分割するために２つのメモリ境界アド
レスを設定する方式をとる。メモリ境界設定レジスタ１
９中の上位メモリ境界フィールド２０と下位メモリ境界
フィーバウド２１とによりメモリ空間を３分割するため
境界アドレスを設定する。
また、３分割された各メモリ空間がどのメモリの穫想に
対応するかを、上位メモリフィールド２２、中位メモリ
フィールド２３．下位メモリフィールド２４でメモリの
種類を設定する。
対応するかを、上位メモリフィールド２２、中位メモリ
フィールド２３．下位メモリフィールド２４でメモリの
種類を設定する。
これにより、より簡単な設定でメモリの種類とアドレス
範囲を設定する事ができるという利点がある。
範囲を設定する事ができるという利点がある。
以上説明したように本発明は、接続されるメモリの種類
及びアドレス範囲を設定する機構と各メモリに対応する
複数のタイミング・ジェネレータを内蔵する事によりプ
ロセッサが各メモリをアクセスする際、そのメモリに最
適なタイミングを出力する事ができ、今才で必要であっ
たメモリへのタイミングを生成する外部回路が不要とな
るばかりではなく、ソフトウェアによって各メモリのア
ドレス範囲をプログラマブルに設定できるため、どのよ
うなメモリのマツピングにも対応できる。
及びアドレス範囲を設定する機構と各メモリに対応する
複数のタイミング・ジェネレータを内蔵する事によりプ
ロセッサが各メモリをアクセスする際、そのメモリに最
適なタイミングを出力する事ができ、今才で必要であっ
たメモリへのタイミングを生成する外部回路が不要とな
るばかりではなく、ソフトウェアによって各メモリのア
ドレス範囲をプログラマブルに設定できるため、どのよ
うなメモリのマツピングにも対応できる。
またタイミングジェネレータを内蔵した事によリ、メモ
リへのアクセスタイムンにも余裕が生まれ、遅いメモリ
との接続も可能となる。
リへのアクセスタイムンにも余裕が生まれ、遅いメモリ
との接続も可能となる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示したメモリ設定レジスタ群の各レジスタを示す図
、第３図は本発明の第２の実施例のメモリ設定レジスタ
の構成を示す図、第４図は従来のマイクロプロセッサに
おけるバス・コントロール・ユニットのブロック図であ
る。 ■・・・プロセッサ部、２・・・メモリ設定レジスタ群
、３・・・タイミング・ジェネレータ選択回路、４・・
・スタティックＲＡＭ・タイミング・ジェネレータ、５
・・・ダイナミックＲＡＭ・タイミング・ジェネレータ
、６・・・ＲＯＭタイミング・ジェネレータ、７・・・
バス・バッファ、８・・・コントロール信号、９・・・
内部アドレス・バス、１０・・・内部データ・バス、１
１・・・外部データ・バス、１２・・・外部アドレス・
バス、１３・・・スタティックＲＡＭ開始アドレス・レ
ジスタ、１４・・・スタティックＲＡＭ終了アドレス・
レジスタ、１５・・・ダイナミックＲＡＭ開始アドレス
・レジスタ、１６・・・ダイナミックＲＡＭ終了アドレ
ス・レジスタ、１７・・・ＲＯＭ開始アドレス・レジス
タ、１８・・・ＲＯＭ終了アドレス・レジスタ、１０１
・・・ステータス・コントロール部、１０２・・・コン
トロール信号、１９・・・メモリ境界設定レジスタ、２
０・・・上位メモリ境界フィールド、２１・・・下位メ
モリ境界フィールド、２２・・・上位メモリフィールド
、２３・・・中位メモリ・フィールド、２４・・・下位
メモリ・フィールド。
図に示したメモリ設定レジスタ群の各レジスタを示す図
、第３図は本発明の第２の実施例のメモリ設定レジスタ
の構成を示す図、第４図は従来のマイクロプロセッサに
おけるバス・コントロール・ユニットのブロック図であ
る。 ■・・・プロセッサ部、２・・・メモリ設定レジスタ群
、３・・・タイミング・ジェネレータ選択回路、４・・
・スタティックＲＡＭ・タイミング・ジェネレータ、５
・・・ダイナミックＲＡＭ・タイミング・ジェネレータ
、６・・・ＲＯＭタイミング・ジェネレータ、７・・・
バス・バッファ、８・・・コントロール信号、９・・・
内部アドレス・バス、１０・・・内部データ・バス、１
１・・・外部データ・バス、１２・・・外部アドレス・
バス、１３・・・スタティックＲＡＭ開始アドレス・レ
ジスタ、１４・・・スタティックＲＡＭ終了アドレス・
レジスタ、１５・・・ダイナミックＲＡＭ開始アドレス
・レジスタ、１６・・・ダイナミックＲＡＭ終了アドレ
ス・レジスタ、１７・・・ＲＯＭ開始アドレス・レジス
タ、１８・・・ＲＯＭ終了アドレス・レジスタ、１０１
・・・ステータス・コントロール部、１０２・・・コン
トロール信号、１９・・・メモリ境界設定レジスタ、２
０・・・上位メモリ境界フィールド、２１・・・下位メ
モリ境界フィールド、２２・・・上位メモリフィールド
、２３・・・中位メモリ・フィールド、２４・・・下位
メモリ・フィールド。
Claims (1)
- 【特許請求の範囲】 １、外部に接続されるメモリの種類に応じて各メモリの
種類とアドレス範囲を設定するレジスタと、前記各メモ
リに対応したリード／ライト・タイミングを発生する複
数のタイミング・ジェネレータと、アドレス範囲を設定
する前記レジスタの内容に応じてタイミング・ジェネレ
ータを選択するタイミング・ジェネレータ選択回路とを
有することを特徴とするマイクロプロセッサ。 ２、前記レジスタがメモリ境界のデータを格納するメモ
リ境界設定レジスタであることを特徴とする請求項１記
載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893890A JPH04145551A (ja) | 1990-10-05 | 1990-10-05 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893890A JPH04145551A (ja) | 1990-10-05 | 1990-10-05 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145551A true JPH04145551A (ja) | 1992-05-19 |
Family
ID=17465369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26893890A Pending JPH04145551A (ja) | 1990-10-05 | 1990-10-05 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145551A (ja) |
-
1990
- 1990-10-05 JP JP26893890A patent/JPH04145551A/ja active Pending
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